相关申请的交叉引用本申请要求于2019年10月1日在韩国知识产权局(kipo)提交的第10-2019-0121430号韩国专利申请的优先权，其公开内容通过引用整体并入本文。示例实施例一般涉及半导体集成电路。例如，至少一些示例实施例涉及一种控制非易失性存储器器件的初始化的方法和/或包括非易失性存储器器件的存储器系统。
背景技术：
：：一种非易失性存储器器件(诸如快闪存储器器件、电阻存储器器件等)可以通过将每个存储器单元编程为具有对应于不同逻辑状态的阈值电压分布或电阻分布之一来存储数据。非易失性存储器器件的初始化可以包括将存储在非易失性存储器器件中的信息数据移动到另一存储器组件的过程。诸如垂直nand快闪存储器器件的三维非易失性存储器器件被开发来增加存储器单元的集成度。随着非易失性存储器器件的集成度和存储器容量增加，用于初始化非易失性存储器器件的时间可能会增加。技术实现要素：一些示例实施例可以提供一种控制非易失性存储器器件的初始化的方法，其能够有效地执行初始化。一些示例实施例可以提供一种包括非易失性存储器器件的存储器系统，其能够有效地执行初始化。根据示例实施例，一种控制被包括在存储器系统中的第一非易失性存储器器件的初始化的方法，包括：在装配存储器系统之前，将用于第一非易失性存储器器件的初始化的信息数据存储在第一非易失性存储器器件中；在装配存储器系统之后，将信息数据从第一非易失性存储器器件移动到被包括在存储器系统中的第二非易失性存储器器件；以及基于存储在第二非易失性存储器器件中的信息数据来初始化第一非易失性存储器器件。根据示例实施例，一种存储器系统包括：第一非易失性存储器器件，被配置为在将第一非易失性存储器器件装配在存储器系统中之前，存储用于第一非易失性存储器器件的初始化的信息数据；第二非易失性存储器器件；以及控制器，被配置为在装配存储器系统之后，将信息数据从第一非易失性存储器器件移动到第二非易失性存储器器件，以及基于存储在第二非易失性存储器器件中的信息数据来初始化第一非易失性存储器器件。根据示例实施例，一种控制被包括在存储器系统中的nand快闪存储器器件的初始化的方法，包括：在nand快闪存储器器件被集成在晶圆中之后并且在nand快闪存储器器件从晶圆被切割之前，通过晶圆测试来提供用于nand快闪存储器器件的初始化的信息数据；在装配存储器系统之前，将信息数据存储在nand快闪存储器器件中；在装配存储器系统之后，将信息数据从nand快闪存储器器件移动到被包括在存储器系统中的pram器件；基于存储在pram器件中的信息数据来初始化nand快闪存储器器件；以及在将信息数据从nand快闪存储器器件移动到pram器件之后，将nand快闪存储器器件与存储信息数据相关联的存储区域转换为存储用户数据的存储区域。根据示例实施例的方法和存储器系统可以通过将信息数据从第一非易失性存储器器件移动到具有相对更高的读取操作速度的第二非易失性存储器器件并使用从第二非易失性存储器器件读取的信息数据来有效地减少第一非易失性存储器器件的初始化时间。此外，根据一些示例实施例的方法和存储器系统可以通过将第一非易失性存储器器件存储信息数据的存储区域转换为存储用户数据的存储区域来有效地利用第一非易失性存储器器件的存储空间并降低系统成本。附图说明从结合附图的以下详细描述中，将更清楚地理解本公开的示例实施例。图1是示出根据示例实施例的控制非易失性存储器器件的初始化的方法的流程图。图2是用于描述根据存储器系统的制造过程的测试的示图。图3是示出图2的测试和根据示例实施例的控制非易失性存储器器件的初始化的方法之间的关系的示图。图4是示出根据示例实施例的存储器系统的框图。图5是用于描述根据示例实施例的存储器系统的成本降低的示图。图6是示出被包括在根据示例实施例的存储器系统中的第一非易失性存储器器件的框图。图7是示出被包括在图6的第一非易失性存储器器件中的存储器单元阵列的示例的框图。图8是示出图7中的存储块的等效电路的电路图。图9是示出被包括在根据示例实施例的存储器系统中的第一非易失性存储器器件的示图。图10、图11和图12是用于描述可应用于根据示例实施例的控制非易失性存储器器件的初始化的方法的验证操作的示例实施例的示图。图13是示出被包括在根据示例实施例的存储器系统中的第二非易失性存储器器件的电阻单元阵列的示例实施例的示图。图14和图15是示出被包括在图13的第二非易失性存储器器件中的电阻存储器单元的示例实施例的示图。图16是示出被包括在根据示例实施例的存储器系统中的第二非易失性存储器器件的电阻单元阵列的示例实施例的示图。图17和图18是示出被包括在图16的电阻单元阵列中的电阻存储器单元的示例实施例的示图。图19是示出电阻存储器单元的电流和电压之间的关系的示图。图20是用于描述在其中存储信息数据的存储区域的大小的示图。图21、图22和图23是示出根据示例实施例的存储信息数据的方法的示图。图24是示出根据示例实施例的控制非易失性存储器器件的初始化的方法的流程图。图25至图29是示出根据示例实施例的存储器系统的框图。图30是示出根据示例实施例的固态盘或固态驱动器(solidstatedrive，ssd)的框图。具体实施方式在下文中将参考在其中示出了一些示例实施例的附图更全面地描述各种示例实施例。在附图中，相同的数字始终指代相同的元件。重复的描述可以被省略。图1是示出根据示例实施例的控制非易失性存储器器件的初始化的方法的流程图。参考图1，在装配包括第一非易失性存储器器件和第二非易失性存储器器件的存储器系统之前，在操作s100中，可以将用于第一非易失性存储器器件的初始化的信息数据存储在第一非易失性存储器器件中。在装配存储器系统之后，在操作s200中，可以将信息数据从第一非易失性存储器器件移动到第二非易失性存储器器件。在操作s300中，基于存储在第二非易失性存储器器件中的信息数据来初始化第一非易失性存储器器件。第二非易失性存储器器件的读取操作的速度可以高于第一非易失性存储器器件的读取操作的速度。在一些示例实施例中，第一非易失性存储器器件可以是如下面将参考图6至图8所描述的nand快闪存储器器件，并且第二非易失性存储器器件可以是如下面将参考图13至图19所描述的相变随机存取存储器(phasechangerandomaccessmemory，pram)器件。这样，根据示例实施例的方法和存储器系统可以通过将信息数据从第一非易失性存储器器件移动到具有快速的读取操作速度的第二非易失性存储器器件并使用从第二非易失性存储器器件读取的信息数据来有效地减少第一非易失性存储器器件的初始化时间。在一些示例实施例中，如下面将参考图5所描述的，在将信息数据从第一非易失性存储器器件移动到第二非易失性存储器器件之后，可以将第一非易失性存储器器件存储信息数据的存储区域转换为存储用户数据的存储区域。这样，根据示例实施例的方法和存储器系统可以通过将第一非易失性存储器器件存储信息数据的存储区域转换为存储用户数据的存储区域来有效地利用第一非易失性存储器器件的存储空间并降低系统成本。图2是用于描述根据存储器系统的制造过程的测试的示图，并且图3是示出图2的测试和根据示例实施例的控制非易失性存储器器件的初始化的方法之间的关系的示图。参考图2和图3，半导体晶圆wf可以包括在其中集成与非易失性存储器器件相对应的电路的多个半导体裸片sd。每个半导体裸片sd可以对应于上述第一非易失性存储器器件nvm1。在包括集成电路的半导体裸片sd从晶圆wf被切割之前的晶圆阶段，在操作s11中，可以使用测试设备td1执行用于估计晶圆wf上的半导体裸片sd的最优化的晶圆测试tst1。通过晶圆测试tst1，在操作s12中，可以获得关于核时序、dc调节器等的信息，并且可以提供用于第一非易失性存储器器件nvm1的初始化的信息数据dinf。这样，在第一非易失性存储器器件nvm1被集成在晶圆wf中之后并且在第一非易失性存储器器件nvm1从晶圆wf被切割之前，可以通过晶圆测试tst1来提供信息数据dinf。此后，通过锯切工艺从晶圆wf切割每个半导体裸片sd，并且执行封装工艺以将半导体裸片sd放置在封装pkg中。在单器件阶段，在操作s21中，可以执行信息数据写入操作idw以将信息数据dinf存储在第一非易失性存储器器件nvm1中，并且在操作s22中，可以执行信息数据读取操作idr以从第一非易失性存储器器件nvm1读取信息数据dinf，以在单器件的状态下初始化第一非易失性存储器器件nvm1。在第一非易失性存储器器件nvm1被初始化之后，在操作s23中，可以使用测试设备td2和td3执行第一非易失性存储器器件nvm1的单器件测试tst2和tst3，并且在操作s24中，可以基于单器件测试tst2和tst3来提供用于第一非易失性存储器器件nvm1的操作的特殊数据dspc。单器件测试可以包括封装前测试tst2和封装后测试tst3。例如，特殊数据dspc可以包括第一非易失性存储器器件nvm1的坏块信息。在装配阶段，在操作s31中，可以通过例如焊接工艺将如上所述封装的第一非易失性存储器器件nvm1和第二非易失性存储器器件nvm2安装在母板mb上，以装配存储器系统。此后，在操作s32中，可以执行信息数据读取操作idr以从第一非易失性存储器器件nvm1读取信息数据dinf，并且在操作s33中，可以执行信息数据写入操作idw以将信息数据dinf存储在第二非易失性存储器器件nvm2中。这样，在装配存储器系统之后，信息数据dinf可以从第一非易失性存储器器件nvm1被移动并存储到第二非易失性存储器器件nvm2。在装配存储器系统之后，可以使用测试设备td4执行系统测试tst4。当在操作s41中存储器系统被通电时，在操作s42中，可以执行信息数据读取操作idr，以从第二非易失性存储器器件nvm2读取信息数据dinf，并在装配状态下初始化第一非易失性存储器器件nvm1。在第一非易失性存储器器件nvm1被初始化之后，在操作s43中，可以执行第一非易失性存储器器件nvm1的正常操作。这样，通过将信息数据dinf从第一非易失性存储器器件nvm1移动到具有快速的读取操作速度的第二非易失性存储器器件nvm2并使用从第二非易失性存储器器件nvm2读取的信息数据dinf来初始化第一非易失性存储器器件nvm1，可以有效地减少第一非易失性存储器器件nvm1的初始化时间。图4是示出根据示例实施例的存储器系统的框图。参考图4，存储器系统1000包括第一非易失性存储器器件nvm1、第二非易失性存储器器件nvm2和控制器1300。第一非易失性存储器器件nvm1可以是nand快闪存储器器件，并且可以用作存储器系统1000的主存储。第一非易失性存储器器件nvm1可以包括存储器单元阵列400和电熔丝电路300，诸如锁存电路lat。将参考图6至图8进一步描述nand快闪存储器器件。第一非易失性存储器器件nvm1可以接收命令cmd和控制信号ctrl，并与控制器1300交换数据data。第二非易失性存储器器件nvm2可以是相变随机存取存储器(pram)器件，并且可以用作存储器系统1000的主存储、辅助存储、缓冲存储器或高速缓冲存储器。第二非易失性存储器器件nvm2可以包括存储器单元阵列500。将参考图13至图19进一步描述pram器件。第二非易失性存储器器件nvm2可以接收命令cmd和控制信号ctrl，并与控制器1300交换数据data。控制器1300可以控制第一非易失性存储器器件nvm1和第二非易失性存储器器件nvm2的整体操作。根据示例实施例，在装配存储器系统1000之后，控制器1300可以将信息数据dinf和特殊数据dspc从第一非易失性存储器器件nvm1移动到第二非易失性存储器器件nvm2。控制器1300可以基于存储在第二非易失性存储器器件nvm2中的信息数据dinf来初始化第一非易失性存储器器件nvm1。控制器1300可以在初始化过程期间设置电熔丝电路300的值，并基于电熔丝电路300的设置值来控制第一非易失性存储器器件nvm1的操作。图5是用于描述根据示例实施例的存储器系统的成本降低的示图。图5的顶部示出了信息数据dinf和特殊数据dspc在装配存储器系统之前被存储在第一非易失性存储器器件nvm1中的状态，而图5的底部示出了信息数据dinf和特殊数据dspc在装配存储器系统之后被移动并存储在第二非易失性存储器器件nvm2中的状态。如图5所示，在将信息数据dinf和特殊数据dspc移动到第二非易失性存储器器件nvm2之后，可以将第一非易失性存储器器件nvm1存储信息数据dinf和特殊数据dspc的存储区域reg_r转换为存储用户数据的存储区域reg_u。例如，当第一非易失性存储器器件nvm1是nand快闪存储器器件时，通过将保留区域reg_r的物理地址添加在由闪存转换层(flashtranslationlayer，ftl)管理的元数据的映射表中，可以将保留存储区域reg_r转换为用于用户数据的存储区域reg_u。例如，在512gbnand快闪存储器器件中，相对于912个存储块，保留存储区域reg_r包括约16个存储块以存储的信息数据dinf和特殊数据dspc。通过将第一非易失性存储器器件nvm1存储信息数据dinf的存储区域reg_r转换为存储用户数据的存储区域reg_u，可以有效地利用第一非易失性存储器器件的存储空间，并且可以降低系统成本。如上所述，信息数据dinf是在装配存储器系统之前通过测试确定的用于nand快闪存储器器件的初始化的数据。信息数据dinf可以在启动(booting)过程期间或者在启动过程刚刚完成之后被设置在电熔丝电路中。信息数据dinf与根据nand快闪存储器器件的使用而确定的数据(诸如元数据)不同。此外，信息数据dinf与从主机设备提供以控制nand快闪存储器器件的操作的数据不同。信息数据dinf不允许单个错误，因此信息数据dinf可以作为多个写入信息数据wsd被存储在多个存储区域中，如下面将参考图9所描述的。即使相同的信息数据dinf被存储在多个存储区域中，由于编程操作的偏差、读取操作的偏差、存储器单元的退化等，读取信息数据也可能失真并不同于写入信息数据wsd。因此，当来自一个存储区域的读取信息数据具有不可校正的错误时，可以从另一个存储区域加载读取信息数据。信息数据dinf的复制方案根据产品而不同。一般地，信息数据dinf可以包括用于校正位线缺陷的平面副本数据和用于校正串选择线(stringselectionline，ssl)缺陷的ssl副本数据。初始化序列或idr序列可以包括：“感测”，以将信息数据从存储器单元读出到页面缓冲电路；“转储(dump-down)”，以验证存储在页面缓冲电路中的数据的有效性并将有效信息数据存储在缓冲器中；以及“跟随处理”，以基于缓冲器中的有效信息数据来设置非易失性存储器器件的操作条件。例如，“跟随处理”可以包括设置操作电压的电平、wor扫描以从通过/未通过操作排除未通过的列，等等。随着nand快闪存储器器件的集成度和存储器容量增加，设置数据或信息数据dinf的量可能会增加，因此初始化时间将增加。特别是在采用平面独立读取(planeindependentread，pir)方案或平面独立核(planeindependentcore，pic)方案的nand闪存产品中，每平面独立地执行核操作，并且信息数据由于每平面设置而增加，并且初始化时间进一步增加。产品的启动时间直接受初始化时间影响，并且减少初始化时间是重要的。根据示例实施例，信息数据从第一非易失性存储器器件(诸如nand快闪存储器器件)被移动到具有快速的读取操作速度的第二非易失性存储器器件(例如，pram器件)，从第二非易失性存储器器件读取的信息数据用于初始化第一非易失性存储器器件，因此可以有效地减少初始化时间。图6是示出被包括在根据示例实施例的存储器系统中的第一非易失性存储器器件的框图。参考图6，第一非易失性存储器器件1100可以包括多个存储器平面401、402和403，每个存储器平面包括相应的存储器单元阵列和页面缓冲电路pbc。第一非易失性存储器器件1100还可以包括行解码器430、多个列门y-gate411、412和413、数据输入-输出电路ioc、控制电路450和电压发生器460。每个存储器单元阵列可以通过多条串选择线ssl、多条字线wl和多条接地选择线gsl被耦合到行解码器430。此外，每个存储器单元阵列可以通过多条位线(未示出)被耦合到相应的页面缓冲电路pbc。每个存储器单元阵列可以包括耦合到多条字线wl和多条位线(稍后更详细地描述)的多个存储器单元。在一些示例实施例中，存储器单元阵列可以是如下面将参考图8所描述的三维存储器单元阵列，其可以以三维结构(或垂直结构)被形成在基底上。在一些示例实施例中，每个存储器单元阵列可以包括垂直取向的多个nand串或多个单元串，使得至少一个存储器单元位于另一个存储器单元之上。控制电路450可以从图4中的控制器1300接收命令(信号)cmd和地址(信号)add，并基于命令信号cmd和地址信号add来控制第一非易失性存储器器件1100的擦除、编程、写入和/或读取操作。基于命令信号cmd，控制电路450可以生成用于控制电压发生器460的控制信号vctl，并且可以生成用于控制页面缓冲电路pbc的页面缓冲控制信号pctl。基于地址信号add，控制电路450可以生成行地址r_addr和列地址c_addr。控制电路450可以将行地址r_addr提供给行解码器430，并将列地址c_addr提供给列门411、412和413。行解码器430可以通过多条串选择线ssl、多条字线wl和多条接地选择线gsl被耦合到存储器单元阵列。在编程操作或读取操作期间，行解码器430可以基于行地址r_addr来确定字线wl之一是所选择的字线，并确定字线wl中除所选择的字线之外的其余字线是未选择的字线。此外，在编程操作或读取操作期间，行解码器430可以基于行地址r_addr来确定串选择线ssl之一是所选择的串选择线，并且确定串选择线ssl中除所选择的串选择线之外的其余串选择线是未选择的串选择线。电压发生器460可以基于控制信号vctl来生成非易失性存储器器件1100的存储器单元阵列的操作所需的字线电压vwl。电压发生器460可以从存储器控制器接收电力。字线电压vwl可以通过行解码器430被施加到字线wl。每个页面缓冲电路pbc可以通过位线被耦合到存储器单元阵列。页面缓冲电路pbc可以包括多个页面缓冲器。页面缓冲电路pbc可以临时存储要被编程在所选择的页面中的数据或者从存储器单元阵列的所选择的页面读出的数据。数据输入-输出电路ioc中的每一个可以通过数据线被耦合到对应的页面缓冲电路pbc。在编程操作期间，数据输入-输出电路ioc可以接收从图4中的控制器1300接收的编程数据data，并基于从控制电路450接收的列地址c_addr将编程数据data提供给页面缓冲电路pbc。在读取操作期间，数据输入-输出电路可以基于从控制电路450接收的列地址c_addr，将已经从存储器单元阵列读取并存储在页面缓冲电路pbc中的读取数据data提供给控制器1300。控制电路450可以包括转储电路ddc100、缓冲器buff200和电熔丝电路300。转储电路100可以被配置为执行如参考图1所描述的控制非易失性存储器器件的初始化的方法。缓冲器200可以用易失性存储器来实施，以存储第一非易失性存储器器件1100所需的数据。在第一非易失性存储器器件1100的初始化期间，电熔丝电路300的值可以基于信息数据dinf而设置。图7是示出被包括在图6的第一非易失性存储器器件中的存储器单元阵列的示例的框图，并且图8是示出图7中的存储块的等效电路的电路图。如图7所示，存储器单元阵列或存储器平面401可以包括多个存储块blk1至blkz。存储块blk1至blkz由图6中的行解码器430选择。例如，行解码器430可以在存储块blk1至blkz当中选择对应于块地址的特定存储块blk。图8的存储块blki可以以三维结构(或垂直结构)被形成在基底上。例如，被包括在存储块blki中的多个nand串或单元串可以被形成在垂直于第二方向d2和第三方向d3(即，垂直于基底的上表面)的第一方向d1上。参考图8，存储块blki包括耦合在位线bl1、bl2和bl3与公共源极线csl之间的nand串ns11至ns33。nand串ns11至ns33中的每一个包括串选择晶体管sst、多个存储器单元mc1至mc8、以及接地选择晶体管gst。在图8中，nand串ns11至ns33中的每一个被示出为包括八个存储器单元mc1至mc8。然而，示例实施例不限于此。在一些示例实施例中，nand串ns11至ns33中的每一个可以包括任何数量的存储器单元。每个串选择晶体管sst可以连接到对应的串选择线(ssl1至ssl3之一)。多个存储器单元mc1至mc8可以分别连接到多条栅极线gtl1至gtl8。栅极线gtl1至gtl8可以是字线，并且栅极线gtl1至gtl8中的一些可以是虚拟字线。每个接地选择晶体管gst可以连接到对应的接地选择线(gsl1至gsl3之一)。每个串选择晶体管sst可以连接到对应的位线(例如，bl1、bl2和bl3之一)，并且每个接地选择晶体管gst可以连接到公共源极线csl。具有相同高度(即，水平)的字线(例如，wl1)可以共同连接，并且接地选择线gsl1至gsl3和串选择线ssl1至ssl3可以被分开。在图8中，存储块blki被示出为耦合到八条栅极线gtl1至gtl8和三条位线bl1至bl3。然而，示例实施例不限于此。图9是示出被包括在根据示例实施例的存储器系统中的第一非易失性存储器器件的示图。图9示出了与初始化相关联的一个组件，并且与图6、图7和图8重复的描述被省略。参考图9，第一非易失性存储器器件1101可以包括第一存储器平面mpl1、第二存储器平面mpl2、转储电路101和缓冲器200。第一非易失性存储器器件1101可以对应于示出了转储电路100和存储器平面401-403的细节的图6的第一非易失性存储器器件1100。在图6中的控制电路450的控制下，数据可以被存储在第一存储器平面mpl1和第二存储器平面mpl2中或者从第一存储器平面mpl1和第二存储器平面mpl2进行读取。第一存储器平面mpl1和第二存储器平面mpl2中的每一个可以被划分为用于存储写入信息数据wsd的区域和用于存储用户数据的区域。第一存储器平面mpl1可以包括第一存储器单元阵列mca1、第一行解码器rdec1和第一页面缓冲电路pbc1。在写入操作中，第一行解码器rdec1选择第一存储器单元阵列mca1的一条字线。第一页面缓冲电路pbc1通过位线将数据传送到第一存储器单元阵列mca1，以将数据存储在连接到所选择的字线的存储器单元中。在读取操作中，第一行解码器rdec1选择第一存储器单元阵列mca1的一条字线，并且第一页面缓冲电路pbc1感测并存储被存储在连接到所选择的字线的存储器单元中的数据。第二存储器平面mpl1可以包括第二存储器单元阵列mc2、第二行解码器rdec2和第二页面缓冲电路pbc2。在写入操作中，第二行解码器rdec2选择第二存储器单元阵列mca2的一条字线。第二页面缓冲电路pbc2通过位线将数据传送到第二存储器单元阵列mca2，以将数据存储在连接到所选择的字线的存储器单元中。在读取操作中，第二行解码器rdec2选择第二存储器单元阵列mca2的一条字线，并且第二页面缓冲电路pbc2感测并存储被存储在连接到所选择的字线的存储器单元中的数据。以这种方式，写入信息数据wsd可以被存储在第一存储器平面mpl1的第一存储器单元mc1和第二存储器平面mpl2的第二存储器单元mc2中。此外，写入信息数据wsd可以被存储在第一存储器平面mpl1的第三存储器单元mc3和第二存储器平面mpl2的第四存储器单元mc4中。可以执行第一感测操作，以感测存储在第一存储器单元mc1中的写入信息数据wsd并将第一读取信息数据rsd1存储在第一页面缓冲电路pbc1中，并且可以执行第二感测操作，以感测存储在第二存储器单元mc2中的写入信息数据wsd并将第二读取信息数据rsd2存储在第二页面缓冲电路pbc2中。第一感测操作和第二感测操作可以被同时或顺序执行。当向包括第一非易失性存储器器件1101的系统供电时，可以执行第一非易失性存储器器件1101的初始化操作。图6中的控制电路450可以接收通电信号，并响应于通电信号而执行第一感测操作和第二感测操作，以将第一读取信息数据rsd1和第二读取信息数据rsd2分别存储在第一页面缓冲电路pbc1和第二页面缓冲电路pbc2中。尽管为了便于说明和描述，图9示出了两个存储器平面，但是第一非易失性存储器器件1101可以包括三个或更多个存储器平面。转储电路101可以包括第一验证电路vrfc1、第二验证电路vrfc2和转储控制逻辑ddcl。第一验证电路vrfc1连接到第一页面缓冲电路pbc1。第一验证电路vrf1可以验证第一读取信息数据rsd1的有效性，以提供第一验证信号svrf1和第一有效数据dval1。第二验证电路vrfc2连接到第二页面缓冲电路pbc2。第二验证电路vrfc2可以验证第二读取信息数据rsd2的有效性，以提供第二验证信号svrf2和第二有效数据dval2。转储控制逻辑ddcl可以基于第一读取信息数据rsd1的有效性验证结果和第二读取信息数据rsd2的有效性验证结果，将有效数据dval确定为第一读取信息数据rsd1和第二读取信息数据rsd2之一。第一读取信息数据rsd1的有效性验证结果和第二读取信息数据rsd2的有效性验证结果可以分别由第一验证信号svrf1和第二验证信号svrf2的逻辑电平表示。有效数据dval可以对应于第一有效数据dval1和第二有效数据dval2之一。同样，转储控制逻辑ddcl可以提供指示缓冲器200对应于当前提供给缓冲器200的有效数据dval的位置的写指针wptr或写地址。转储控制逻辑ddcl可以基于第一验证信号svrf1和第二验证信号svrf2来生成第一使能信号en1和第二使能信号en2。可以响应于第一使能信号en1的激活而使能第一验证电路vrfc1，并且可以响应于第二使能信号en2的激活而使能第二验证电路vrfc2。如果基于第一读取信息数据rsd1和第二读取信息数据rsd2的转储操作被确定为未通过，则可以执行第三感测操作以感测存储在第三存储器单元mc3中的写入信息数据wsd并将第三读取信息数据rsd3存储在第一页面缓冲电路pbc1中，并且可以执行第四感测操作以感测存储在第四存储器单元mc4中的写入信息数据wsd并将第四读取信息数据rsd4存储在第二页面缓冲电路pbc2中。这样，可以用第三读取信息数据rsd3和第四读取信息数据rsd4代替第一页面缓冲电路pbc1和第二页面缓冲电路pbc2中的第一读取信息数据rsd1和第二读取信息数据rsd2，并且可以基于第三读取信息数据rsd3和第四读取信息数据rsd4来执行上述转储操作。图10、图11和图12是用于描述可应用于根据示例实施例的控制非易失性存储器器件的初始化的方法的验证操作的示例实施例的示图。为了便于说明和描述，图10、图11和图12仅示出了原始信息数据osd和写入信息数据wsd的一个数据单元。应当理解，原始信息数据osd和写入信息数据wsd可以包括多个数据单元。在非易失性存储器器件的初始化序列中，存储在存储器单元中的信息数据被读出、验证并且存储在缓冲器中。如上所述，列修复信息被反映在wor扫描阶段，并且列缺陷必须在转储操作期间通过另一方案来克服。为了克服列缺陷，可以通过将原始信息数据osd的每个位复制成多个副本位来获得写入信息数据wsd，并且具有副本位的写入信息数据wsd可以被存储在非易失性存储器器件中。在这种情况下，图9中的第一验证电路vrfc1和第二验证电路vrfc2中的每一个可以包括多数投票器电路，其中该多数投票器电路被配置为确定与原始信息数据osd的每个位相对应的多个副本位当中具有相等值的位的数量是否等于或大于参考数量。例如，如图10所示，原始信息数据osd的(例如，在图10的示例中示出的osd的8位的)每个位可以被复制并扩展为八个副本位wsd[i]以形成写入信息数据wsd。wsd被写入，然后被读取作为在图11中示出的rsd。与读取信息数据rsd的每个位rsd[i]相对应的八个位可以与参考数量进行比较。例如，如果参考数量被设置为六，则当八个副本位当中的六个或更多个位一致时，每个位rsd[i]可以被确定为有效(通过(pass))，并且当八个副本位当中的五个或更少个位一致时，每个位rsd[i]可以被确定为无效(未通过(fail))。例如，假设在图10中示出的ffh的副本位被写入作为wsd，然后被读取作为在图11中示出的rsd[i]，顶部数据示出有效(pass)的rsd[i]，因为只有一个位是零0。底部数据示出无效(fail)的rsd[i]，因为三个位是零0。换句话说，在顶部数据中，可以确定osd[i]是1，而在底部数据中，不能确定osd[i]是1。作为验证操作的另一示例，图12示出了使用循环冗余校验(cyclicredundancycheck，crc)方案的奇偶校验位c1～ck的示例实施例。crc方案是已知的，并且为简明起见，省略了其详细描述。在这种情况下，第一验证电路vrfc1和第二验证电路vrfc2中的每一个可以使用crc奇偶校验位来验证第一读取信息数据rsd1和第二读取信息数据rsd2的有效性。图13是示出被包括在根据示例实施例的存储器系统中的第二非易失性存储器器件的电阻单元阵列的示例实施例的示图。参考图13，存储器单元阵列501包括多个存储器单元mc，其被布置在字线wl0～wln和位线bl0～blm交叉的位置处。如下面将参考图14和图15所描述的，每个存储器单元mc可以包括电阻元件。当对应的字线被行选择电路选择并使能时，可以关于连接到所选择的字线的电阻存储器单元执行编程操作或读取操作。每个存储器单元mc被耦合在字线wl0～wln之一和位线bl0～blm之一之间。在这种情况下，施加在每个存储器单元mc上的偏置电压可以是施加到位线和字线的电压之间的电压差。在一些示例实施例中，存储器单元mc可以用使用相变材料的相变随机存取存储器(pram)单元、使用可变电阻的复合金属氧化物的电阻随机存取存储器(resistancerandomaccessmemory，rram)单元、使用铁电材料的铁电随机存取存储器(ferroelectricsrandomaccessmemory，fram)单元和使用铁磁材料的磁阻随机存取存储器(magneto-resistiverandomaccessmemory，mram)单元来实施。电阻元件的这种电阻材料可以具有取决于所施加的电流或电压的幅度和/或方向的电阻值，并具有即使断电也保持电阻值的非易失性的特性。图14和图15是示出被包括在图13的第二非易失性存储器器件中的电阻存储器单元的示例实施例的示图。参考图14，电阻存储器单元mca可以包括连接在字线wl和位线bl之间的电阻元件cr1。电阻元件cr1的末端被分别耦合到字线wl和位线bl，以选择性地实现向电阻存储器单元mca写入数据和/或从电阻存储器单元mca读取数据。在一些示例实施例中，电阻元件cr1可以包括：双向阈值开关(ovonicthresholdswitch，ots)，选择性地将电阻存储器单元mca与传导电流隔离；第一电极e1；电阻材料rm，用以保持表示特定存储数据值的状态；和/或第二电极e2。在一些示例实施例中，电阻元件cr1可以由字线wl和位线bl之间的或处于其他几何关系的一系列层形成。电阻材料或相变材料rm可以是具有诸如电阻、电容或其他电气特性的电气属性的材料，其中该电气属性可以通过施加能量(诸如，例如热、光、电势或电流)而改变。对于电阻材料rm，可以选择具有大不相同的属性的各种相变材料类型。在一些示例实施例中，电阻材料rm可以包括硫属化物材料。在一些示例实施例中，在工作温度范围内，电阻材料rm可以局部保持稳定在两个相之一中或两个相的组合中。电阻材料rm在非晶相中可以表现出与在晶相中不同的电气属性。在各种示例实施例中，电阻材料rm可以包括以下两种属性中的任何一种或两种：(a)它可以在室温下长时间段(诸如几年)内局部存在于非晶相中而不结晶，和/或(b)如果温度升高，非晶相可以快速结晶。在一些示例实施例中，电阻材料rm的特性可以取决于材料的类型和/或所使用的材料的相。在一些示例实施例中，电阻材料rm可以被置于高阻态或低阻态。在一些示例实施例中，高阻态可以被称为复位状态，并且低阻态可以被称为设置状态；在其他示例实施例中，术语可以颠倒。根据示例实施例的第二非易失性存储器器件nvm2可以不限于特定的电阻材料rm。ots可以用于在电阻材料rm的编程或读取期间访问电阻材料rm。ots可以包括双向材料以作为开关进行操作，其中该开关取决于跨双向材料施加的电压而断开或接通。断开状态可以是基本上不导电状态，而接通状态可以是基本上导电状态。参考图15，电阻存储器单元mcb可以包括串联在字线wl和位线bl之间的电阻元件cr2和二极管dd。图15的电阻存储器单元mcb基本上与图14的电阻存储器单元mca相同，除了用于切换操作的ots被二极管dd代替，并且省略了重复的描述。图16是示出被包括在根据示例实施例的存储器系统中的第二非易失性存储器器件的电阻单元阵列的示例实施例的示图。在下文中，省略了与图13重复的描述。参考图16，存储器单元阵列502包括多个存储器单元mc，其被布置在字线wl0～wln和位线bl0～blm交叉的位置处。每个存储器单元mc可以包括单元晶体管ct和电阻元件cr。在这种情况下，施加在每个存储器单元mc上的偏置电压可以是施加到位线和源极线的电压之间的电压差。多个存储器单元mc可以被耦合到公共源极线sl。在一些示例实施例中，存储器单元阵列502可以被分割为至少两个单元区域，并且单元区域可以被耦合到不同的源极线。图17和图18是示出被包括在图16的电阻单元阵列中的电阻存储器单元的示例实施例的示图。参考图17，电阻存储器单元mcc可以包括连接在位线bl和源极线sl之间的电阻材料rm2和单元晶体管ct。响应于施加到字线wl的电压，单元晶体管ct被选择性地导通。如果单元晶体管ct被导通，则对应于位线bl和源极线sl之间的电压差的偏置电压可以被施加到电阻材料rm2。图17的电阻元件cr2基本上与图15的相同，并且省略了重复的描述。参考图18，电阻存储器单元mcd可以包括连接在位线bl和源极线sl之间的电阻材料rm3和单元晶体管ct。响应于施加到字线wl的电压，单元晶体管ct被选择性地导通。如果单元晶体管ct被导通，则对应于位线bl和源极线sl之间的电压差的偏置电压可以被施加到电阻材料rm3。电阻元件cr3可以包括第一电极e1、第二电极e2、电极e1和电极e2之间的非欧姆材料(non-ohmicmaterial，nom)和电阻材料(resistivematerial，rm)。在这种情况下，可以通过向电极e1和电极e2施加相反的电压和/或基于通过电极e1和电极e2的感应电流的方向来编程或写入设置状态和复位状态。换句话说，设置状态和复位状态可以根据所施加的电压的极性和/或感应电流的方向而确定。图19是示出电阻存储器单元的电流和电压之间的关系的示图。在图19中，曲线grs指示当电阻存储器单元中的电阻材料处于设置状态时相对于施加在电阻存储器单元mc上的偏置电压的单元电流，并且曲线grr表示当电阻存储器单元中的电阻材料处于复位状态时相对于施加在电阻存储器单元mc上的偏置电压的单元电流。在图19的示例中，设置状态的设置阈值电压vths对应于曲线grs中的拐点，其中对于单元电压中的小改变，处于设置状态的电阻存储器单元mc开始表现出单元电流中的改变，其幅度大于阈值电流ia中的改变的幅度。例如，在其中跨电阻存储器单元mc施加的偏置电压小于设置阈值电压vths的低电压或低电场模式下，电阻存储器单元mc可以处于截止状态，其中该截止状态表现出比处于导通状态更低的导电性和/或更高的电阻。电阻存储器单元mc可以保持有效地不导通，直到施加至少等于约设置阈值电压vths的电压，其中该电压可以将电阻存储器单元mc切换到导通状态，其中该导通状态表现出比处于截止状态更高的导电性和/或更低的电阻。如果跨电阻存储器单元mc施加大于约设置阈值电压vths的偏置电压，则由电阻存储器单元mc携带的电流可以以比所施加的偏置电压中的改变的幅度大的幅度进行改变。如能够在图19中的曲线grs的高导电区域hcr中所看出的。类似地，复位阈值电压vthr可以对应于曲线grr中的拐点，其中对于单元电压中的小改变，处于复位状态的电阻存储器单元mc开始表现出比阈值电流ia大的单元电流中的非常大的改变。如果跨电阻存储器单元施加至少约复位阈值电压vthr的偏置电压，则由电阻存储器单元mc携带的电流可以以比偏置电压中的改变的幅度大的幅度进行改变，如图19中的曲线grr的高导电区域hcr所示。在下文中，将描述第一非易失性存储器器件nvm1是nand快闪存储器器件并且第二非易失性存储器器件nvm2是pram器件的示例实施例。在第二非易失性存储器器件nvm2的读取速度高于第一非易失性存储器器件nvm1的读取速度的条件下，可以不同地确定第一非易失性存储器器件nvm1和第二非易失性存储器器件nvm2的种类或类型。图20是用于描述在其中存储信息数据的存储区域的大小的示图。参考图20，信息数据dinf可以包括多个子数据d1～d4。一般地，pram器件是以字节为单位进行存取的，而nand快闪存储器器件是以比字节大得多的数据块为单位进行存取的。因此，存储数据的存储区域的大部分可以保持为未使用区域。作为结果，第二非易失性存储器器件(诸如pram器件)存储信息数据dinf的存储区域reg_r2的大小小于第一非易失性存储器器件(诸如nand快闪存储器器件)存储信息数据dinf的存储区域reg_r1的大小。图21、图22和图23是示出根据示例实施例的存储信息数据的方法的示图。参考图21，存储在pram器件中的信息数据dinf的大小等于存储在nand快闪存储器器件中的信息数据dinf的大小。换句话说，在装配存储器系统之前，信息数据dinf可以被重复存储n次，作为nand快闪存储器器件的存储器单元mc1～mc4中的n个写入信息数据wsd，其中n是大于一的整数(例如，如图21所示，n＝4)，并且在装配存储器系统之后，信息数据dinf可以被重复存储n次，作为pram器件的存储器单元mc1’～mc4’中的n个写入信息数据wsd。在一些示例实施例中，当信息数据dinf从nand快闪存储器器件被移动到pram器件时，可以从nand快闪存储器器件读取信息数据dinf，并且可以将从nand快闪存储器器件读取的读取信息数据rsd存储在pram器件中，而不验证沿着第一路径pth1从nand快闪存储器器件读取的读取信息数据rsd的有效性。在这种情况下，如图22中的第一路径pth1所表示的，来自nand快闪存储器器件的读取信息数据rsd[i]的错误位(由虚线圆圈指示)可以被原样存储在pram器件中作为写入信息数据wsd[i]。在其他示例实施例中，当信息数据dinf从nand快闪存储器器件被移动到pram器件时，转储电路ddc可以从nand快闪存储器器件读取信息数据dinf，通过验证来自nand快闪存储器器件的读取信息数据rsd的有效性来校正读取信息数据rsd的错误，以及沿着第二路径pth2将错误校正后的信息数据rsd’存储在pram器件中。在这种情况下，如由图22中的第二路径pth2所表示的，可以校正从nand快闪存储器器件读取的数据rsd[i]的错误位(由虚线圆圈指示)，并且可以将校正后的数据存储在pram器件中作为写入信息数据wsd[i]。参考图23，存储在pram器件中的信息数据dinf的大小可以小于存储在nand快闪存储器器件中的信息数据dinf的大小。换句话说，在装配存储器系统之前，信息数据dinf可以被重复存储n次，作为nand快闪存储器器件的存储器单元mc1～mc4中的n个写入信息数据wsd，其中n是大于一的整数(例如，如图22所示，n＝4)，并且在装配存储器系统之后，信息数据dinf可以被重复存储m次，作为pram器件的存储器单元mc1’和mc2’中的m个写入信息数据wsd，其中m是小于n的整数(例如，如图22所示，m＝2)。图24是示出根据示例实施例的控制非易失性存储器器件的初始化的方法的流程图。参考图24，在操作s1000中，在nand快闪存储器器件被集成在晶圆中之后并且在nand快闪存储器器件从晶圆被切割之前，可以通过晶圆测试来提供用于nand快闪存储器器件的初始化的信息数据。在装配包括nand快闪存储器器件和相变随机存取存储器(pram)器件的存储器系统之前，在操作s2000中，可以将信息数据存储在nand快闪存储器器件中。在装配存储器系统之后，在操作s3000中，可以将信息数据从nand快闪存储器器件移动到pram器件。在操作s4000中，可以基于存储在pram器件中的信息数据来初始化nand快闪存储器器件。操作s2000、s3000和s4000可以分别与操作s100、s200和s300基本相同。在将信息数据从nand快闪存储器器件移动到pram器件之后，在操作s5000中，可以将nand快闪存储器器件存储信息数据的存储区域转换为存储用户数据的存储区域。图25至图29是示出根据示例实施例的存储器系统的框图。此后，省略了与图4重复的描述，并且仅描述了与图4的存储器系统1000的差异。参考图25，存储器系统2000可以包括对应于第一非易失性存储器器件nvm1的nand快闪存储器器件2100、对应于第二非易失性存储器器件nvm2的pram器件2200、以及控制器2300。pram器件2200可以将控制信号ctrl和数据data输出到nand快闪存储器器件2100。例如，相变存储器2200可以向nand快闪存储器器件2100提供信息数据dinf作为数据data。pram器件2200可以将控制信号ctrl(例如，数据选通信号dqs)输出到nand快闪存储器器件2100。参考图26，存储器系统3000可以包括对应于第一非易失性存储器器件nvm1的nand快闪存储器器件3100、对应于第二非易失性存储器器件nvm2的pram器件3200、以及控制器3300。nand快闪存储器器件3100可以包括pram控制器3120，并且pram器件3200可以在pram控制器3120的控制下被操作。pram器件3200可以不与控制器3300通信。也就是说，pram器件3200可以从nand快闪存储器器件3100接收控制信号ctrl和命令cmd，并且可以与nand快闪存储器器件3100交换数据。参考图27，存储器系统4000可以包括对应于第一非易失性存储器器件nvm1的nand快闪存储器器件4100、对应于第二非易失性存储器器件nvm2的pram器件4200、以及控制器4300。控制器4300可以经由公共总线控制nand快闪存储器器件4100和pram器件4200。nand快闪存储器器件4100和pram器件4200可以以时分方案与控制器4300通信。存储在pram器件4200中的信息数据dinf可以被直接传送到nand快闪存储器器件4100，而不通过控制器4300。参考图28，存储器系统5000可以包括对应于第一非易失性存储器器件nvm1的nand快闪存储器器件5100、对应于第二非易失性存储器器件nvm2的pram器件5200、以及控制器5300。nand快闪存储器器件5100可以经由多个通道ch1至chk与控制器5300通信。每个通道可以与多个nand快闪存储器芯片连接。参考图29，存储器系统6000可以包括多个存储器单元mu和控制器6300。存储器单元mu可以经由多个通道ch1至chk与控制器6300通信。存储器单元mu中的每一个可以包括至少一个nand快闪存储器器件6100以及pram器件6200。在每个存储器单元mu中，nand快闪存储器器件6100和pram器件6200可以经由公共通道与控制器6300通信。在每个存储器单元mu中，nand快闪存储器器件6100和pram器件6200可以以时分方案占用公共通道。图30是示出根据示例实施例的固态盘或固态驱动器(ssd)的框图。参考图30，ssd7000包括多个非易失性存储器器件(nonvolatilememorydevice，nvm)7100和ssd控制器7200。非易失性存储器器件7100可以被配置为接收高电压vpp。非易失性存储器器件7100可以是对应于如上所述的第一非易失性存储器器件的nand快闪存储器器件。ssd控制器7200分别通过多个通道ch1至chi连接到非易失性存储器器件7100。ssd控制器7200包括一个或多个处理器7210、缓冲存储器7220、纠错码(errorcorrectioncode，ecc)电路7230、主机接口7250、非易失性存储器接口7260以及对应于如上所述的第二非易失性存储器器件nvm2的pram器件。缓冲存储器7220存储用于驱动ssd控制器7200的数据。ecc电路7230在写入操作处计算要被编程的数据的纠错码值，并且在读取操作处使用纠错码值来校正读取数据的错误。在数据恢复操作中，ecc电路7230校正从非易失性存储器器件7100恢复的数据的错误。根据示例实施例，处理器7210可以在装配存储器系统之后将信息数据从非易失性存储器器件7100移动到pram器件7270，并且基于存储在pram器件7270中的信息数据来初始化非易失性存储器器件7100。尽管图30示出了ssd控制器7200包括一个pram器件7270的示例实施例，但是pram器件的位置、pram器件的数量以及pram器件与其他组件的接口可以如参考图25至图29所描述的被不同地实施。上述存储器系统的元件中的一些，诸如控制器1300、2300、3300、4300、5300和6300，以及其中具有包括验证电路vrfc1、vrfc2和转储控制逻辑ddcl的转储电路100的第一非易失性存储器的控制电路450，可以以处理电路(诸如包括逻辑电路的硬件；硬件/软件组合，诸如执行软件的处理器；或者它们和存储器的组合)来实施。例如，更具体地，处理电路可以包括但不限于中央处理单元(centralprocessingunit，cpu)、算术逻辑单元(arithmeticlogicunit，alu)、数字信号处理器、微计算机、现场可编程门阵列(fieldprogrammablegatearray，fpga)、可编程逻辑单元、微处理器、专用集成电路(application-specificintegratedcircuit，asic)等。处理电路可以是专用处理电路，其中该专用处理电路被配置为在装配存储器系统1000之后，将信息数据dinf和特殊数据dspc从第一非易失性存储器器件nvm1的存储区域移动到第二非易失性存储器器件nvm2，通过设置电熔丝电路的值基于存储在第二非易失性存储器器件nvm2中的信息数据dinf来初始化第一非易失性存储器器件nvm1，以及基于电熔丝电路300的设置值来控制第一非易失性存储器器件nvm1的操作。在一些示例实施例中，专用处理电路还可以将第一非易失性存储器器件存储信息数据的存储区域转换为用于存储用户数据的存储区域。这样，处理电路可以通过有效地减少第一非易失性存储器器件的初始化时间来改善存储器系统的运行，并且可以通过将第一非易失性存储器器件存储信息数据的存储区域转换为存储用户数据的存储区域来有效地利用第一非易失性存储器器件的存储空间并降低系统成本。本发明构思的示例实施例可以被应用于任何电子器件和系统。例如，本发明构思可以被应用于诸如存储器卡、固态驱动器(ssd)、嵌入式多媒体卡(embeddedmultimediacard，emmc)、通用快闪存储(universalflashstorage，ufs)、移动电话、智能电话、个人数字助理(personaldigitalassistant，pda)、便携式多媒体播放器(portablemultimediaplayer，pmp)、数码相机、便携式摄像机、个人计算机(personalcomputer，pc)、服务器计算机、工作站、膝上型计算机、数字tv、机顶盒、便携式游戏控制台、导航系统、可穿戴设备、物联网(internetofthings，iot)设备、万物联网(internetofeverything，ioe)设备、电子书、虚拟现实(virtualreality，vr)设备、增强现实(augmentedreality，ar)设备等。前述内容是示例实施例的说明，并且不应理解为对其的限制。尽管已经描述了几个示例实施例，但是本领域技术人员将容易理解，在本质上不脱离本发明构思的情况下，示例实施例中的许多修改是可能的。当前第1页12当前第1页12
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：：一种非易失性存储器器件(诸如快闪存储器器件、电阻存储器器件等)可以通过将每个存储器单元编程为具有对应于不同逻辑状态的阈值电压分布或电阻分布之一来存储数据。非易失性存储器器件的初始化可以包括将存储在非易失性存储器器件中的信息数据移动到另一存储器组件的过程。诸如垂直nand快闪存储器器件的三维非易失性存储器器件被开发来增加存储器单元的集成度。随着非易失性存储器器件的集成度和存储器容量增加，用于初始化非易失性存储器器件的时间可能会增加。技术实现要素：一些示例实施例可以提供一种控制非易失性存储器器件的初始化的方法，其能够有效地执行初始化。一些示例实施例可以提供一种包括非易失性存储器器件的存储器系统，其能够有效地执行初始化。根据示例实施例，一种控制被包括在存储器系统中的第一非易失性存储器器件的初始化的方法，包括：在装配存储器系统之前，将用于第一非易失性存储器器件的初始化的信息数据存储在第一非易失性存储器器件中；在装配存储器系统之后，将信息数据从第一非易失性存储器器件移动到被包括在存储器系统中的第二非易失性存储器器件；以及基于存储在第二非易失性存储器器件中的信息数据来初始化第一非易失性存储器器件。根据示例实施例，一种存储器系统包括：第一非易失性存储器器件，被配置为在将第一非易失性存储器器件装配在存储器系统中之前，存储用于第一非易失性存储器器件的初始化的信息数据；第二非易失性存储器器件；以及控制器，被配置为在装配存储器系统之后，将信息数据从第一非易失性存储器器件移动到第二非易失性存储器器件，以及基于存储在第二非易失性存储器器件中的信息数据来初始化第一非易失性存储器器件。根据示例实施例，一种控制被包括在存储器系统中的nand快闪存储器器件的初始化的方法，包括：在nand快闪存储器器件被集成在晶圆中之后并且在nand快闪存储器器件从晶圆被切割之前，通过晶圆测试来提供用于nand快闪存储器器件的初始化的信息数据；在装配存储器系统之前，将信息数据存储在nand快闪存储器器件中；在装配存储器系统之后，将信息数据从nand快闪存储器器件移动到被包括在存储器系统中的pram器件；基于存储在pram器件中的信息数据来初始化nand快闪存储器器件；以及在将信息数据从nand快闪存储器器件移动到pram器件之后，将nand快闪存储器器件与存储信息数据相关联的存储区域转换为存储用户数据的存储区域。根据示例实施例的方法和存储器系统可以通过将信息数据从第一非易失性存储器器件移动到具有相对更高的读取操作速度的第二非易失性存储器器件并使用从第二非易失性存储器器件读取的信息数据来有效地减少第一非易失性存储器器件的初始化时间。此外，根据一些示例实施例的方法和存储器系统可以通过将第一非易失性存储器器件存储信息数据的存储区域转换为存储用户数据的存储区域来有效地利用第一非易失性存储器器件的存储空间并降低系统成本。附图说明从结合附图的以下详细描述中，将更清楚地理解本公开的示例实施例。图1是示出根据示例实施例的控制非易失性存储器器件的初始化的方法的流程图。图2是用于描述根据存储器系统的制造过程的测试的示图。图3是示出图2的测试和根据示例实施例的控制非易失性存储器器件的初始化的方法之间的关系的示图。图4是示出根据示例实施例的存储器系统的框图。图5是用于描述根据示例实施例的存储器系统的成本降低的示图。图6是示出被包括在根据示例实施例的存储器系统中的第一非易失性存储器器件的框图。图7是示出被包括在图6的第一非易失性存储器器件中的存储器单元阵列的示例的框图。图8是示出图7中的存储块的等效电路的电路图。图9是示出被包括在根据示例实施例的存储器系统中的第一非易失性存储器器件的示图。图10、图11和图12是用于描述可应用于根据示例实施例的控制非易失性存储器器件的初始化的方法的验证操作的示例实施例的示图。图13是示出被包括在根据示例实施例的存储器系统中的第二非易失性存储器器件的电阻单元阵列的示例实施例的示图。图14和图15是示出被包括在图13的第二非易失性存储器器件中的电阻存储器单元的示例实施例的示图。图16是示出被包括在根据示例实施例的存储器系统中的第二非易失性存储器器件的电阻单元阵列的示例实施例的示图。图17和图18是示出被包括在图16的电阻单元阵列中的电阻存储器单元的示例实施例的示图。图19是示出电阻存储器单元的电流和电压之间的关系的示图。图20是用于描述在其中存储信息数据的存储区域的大小的示图。图21、图22和图23是示出根据示例实施例的存储信息数据的方法的示图。图24是示出根据示例实施例的控制非易失性存储器器件的初始化的方法的流程图。图25至图29是示出根据示例实施例的存储器系统的框图。图30是示出根据示例实施例的固态盘或固态驱动器(solidstatedrive，ssd)的框图。具体实施方式在下文中将参考在其中示出了一些示例实施例的附图更全面地描述各种示例实施例。在附图中，相同的数字始终指代相同的元件。重复的描述可以被省略。图1是示出根据示例实施例的控制非易失性存储器器件的初始化的方法的流程图。参考图1，在装配包括第一非易失性存储器器件和第二非易失性存储器器件的存储器系统之前，在操作s100中，可以将用于第一非易失性存储器器件的初始化的信息数据存储在第一非易失性存储器器件中。在装配存储器系统之后，在操作s200中，可以将信息数据从第一非易失性存储器器件移动到第二非易失性存储器器件。在操作s300中，基于存储在第二非易失性存储器器件中的信息数据来初始化第一非易失性存储器器件。第二非易失性存储器器件的读取操作的速度可以高于第一非易失性存储器器件的读取操作的速度。在一些示例实施例中，第一非易失性存储器器件可以是如下面将参考图6至图8所描述的nand快闪存储器器件，并且第二非易失性存储器器件可以是如下面将参考图13至图19所描述的相变随机存取存储器(phasechangerandomaccessmemory，pram)器件。这样，根据示例实施例的方法和存储器系统可以通过将信息数据从第一非易失性存储器器件移动到具有快速的读取操作速度的第二非易失性存储器器件并使用从第二非易失性存储器器件读取的信息数据来有效地减少第一非易失性存储器器件的初始化时间。在一些示例实施例中，如下面将参考图5所描述的，在将信息数据从第一非易失性存储器器件移动到第二非易失性存储器器件之后，可以将第一非易失性存储器器件存储信息数据的存储区域转换为存储用户数据的存储区域。这样，根据示例实施例的方法和存储器系统可以通过将第一非易失性存储器器件存储信息数据的存储区域转换为存储用户数据的存储区域来有效地利用第一非易失性存储器器件的存储空间并降低系统成本。图2是用于描述根据存储器系统的制造过程的测试的示图，并且图3是示出图2的测试和根据示例实施例的控制非易失性存储器器件的初始化的方法之间的关系的示图。参考图2和图3，半导体晶圆wf可以包括在其中集成与非易失性存储器器件相对应的电路的多个半导体裸片sd。每个半导体裸片sd可以对应于上述第一非易失性存储器器件nvm1。在包括集成电路的半导体裸片sd从晶圆wf被切割之前的晶圆阶段，在操作s11中，可以使用测试设备td1执行用于估计晶圆wf上的半导体裸片sd的最优化的晶圆测试tst1。通过晶圆测试tst1，在操作s12中，可以获得关于核时序、dc调节器等的信息，并且可以提供用于第一非易失性存储器器件nvm1的初始化的信息数据dinf。这样，在第一非易失性存储器器件nvm1被集成在晶圆wf中之后并且在第一非易失性存储器器件nvm1从晶圆wf被切割之前，可以通过晶圆测试tst1来提供信息数据dinf。此后，通过锯切工艺从晶圆wf切割每个半导体裸片sd，并且执行封装工艺以将半导体裸片sd放置在封装pkg中。在单器件阶段，在操作s21中，可以执行信息数据写入操作idw以将信息数据dinf存储在第一非易失性存储器器件nvm1中，并且在操作s22中，可以执行信息数据读取操作idr以从第一非易失性存储器器件nvm1读取信息数据dinf，以在单器件的状态下初始化第一非易失性存储器器件nvm1。在第一非易失性存储器器件nvm1被初始化之后，在操作s23中，可以使用测试设备td2和td3执行第一非易失性存储器器件nvm1的单器件测试tst2和tst3，并且在操作s24中，可以基于单器件测试tst2和tst3来提供用于第一非易失性存储器器件nvm1的操作的特殊数据dspc。单器件测试可以包括封装前测试tst2和封装后测试tst3。例如，特殊数据dspc可以包括第一非易失性存储器器件nvm1的坏块信息。在装配阶段，在操作s31中，可以通过例如焊接工艺将如上所述封装的第一非易失性存储器器件nvm1和第二非易失性存储器器件nvm2安装在母板mb上，以装配存储器系统。此后，在操作s32中，可以执行信息数据读取操作idr以从第一非易失性存储器器件nvm1读取信息数据dinf，并且在操作s33中，可以执行信息数据写入操作idw以将信息数据dinf存储在第二非易失性存储器器件nvm2中。这样，在装配存储器系统之后，信息数据dinf可以从第一非易失性存储器器件nvm1被移动并存储到第二非易失性存储器器件nvm2。在装配存储器系统之后，可以使用测试设备td4执行系统测试tst4。当在操作s41中存储器系统被通电时，在操作s42中，可以执行信息数据读取操作idr，以从第二非易失性存储器器件nvm2读取信息数据dinf，并在装配状态下初始化第一非易失性存储器器件nvm1。在第一非易失性存储器器件nvm1被初始化之后，在操作s43中，可以执行第一非易失性存储器器件nvm1的正常操作。这样，通过将信息数据dinf从第一非易失性存储器器件nvm1移动到具有快速的读取操作速度的第二非易失性存储器器件nvm2并使用从第二非易失性存储器器件nvm2读取的信息数据dinf来初始化第一非易失性存储器器件nvm1，可以有效地减少第一非易失性存储器器件nvm1的初始化时间。图4是示出根据示例实施例的存储器系统的框图。参考图4，存储器系统1000包括第一非易失性存储器器件nvm1、第二非易失性存储器器件nvm2和控制器1300。第一非易失性存储器器件nvm1可以是nand快闪存储器器件，并且可以用作存储器系统1000的主存储。第一非易失性存储器器件nvm1可以包括存储器单元阵列400和电熔丝电路300，诸如锁存电路lat。将参考图6至图8进一步描述nand快闪存储器器件。第一非易失性存储器器件nvm1可以接收命令cmd和控制信号ctrl，并与控制器1300交换数据data。第二非易失性存储器器件nvm2可以是相变随机存取存储器(pram)器件，并且可以用作存储器系统1000的主存储、辅助存储、缓冲存储器或高速缓冲存储器。第二非易失性存储器器件nvm2可以包括存储器单元阵列500。将参考图13至图19进一步描述pram器件。第二非易失性存储器器件nvm2可以接收命令cmd和控制信号ctrl，并与控制器1300交换数据data。控制器1300可以控制第一非易失性存储器器件nvm1和第二非易失性存储器器件nvm2的整体操作。根据示例实施例，在装配存储器系统1000之后，控制器1300可以将信息数据dinf和特殊数据dspc从第一非易失性存储器器件nvm1移动到第二非易失性存储器器件nvm2。控制器1300可以基于存储在第二非易失性存储器器件nvm2中的信息数据dinf来初始化第一非易失性存储器器件nvm1。控制器1300可以在初始化过程期间设置电熔丝电路300的值，并基于电熔丝电路300的设置值来控制第一非易失性存储器器件nvm1的操作。图5是用于描述根据示例实施例的存储器系统的成本降低的示图。图5的顶部示出了信息数据dinf和特殊数据dspc在装配存储器系统之前被存储在第一非易失性存储器器件nvm1中的状态，而图5的底部示出了信息数据dinf和特殊数据dspc在装配存储器系统之后被移动并存储在第二非易失性存储器器件nvm2中的状态。如图5所示，在将信息数据dinf和特殊数据dspc移动到第二非易失性存储器器件nvm2之后，可以将第一非易失性存储器器件nvm1存储信息数据dinf和特殊数据dspc的存储区域reg_r转换为存储用户数据的存储区域reg_u。例如，当第一非易失性存储器器件nvm1是nand快闪存储器器件时，通过将保留区域reg_r的物理地址添加在由闪存转换层(flashtranslationlayer，ftl)管理的元数据的映射表中，可以将保留存储区域reg_r转换为用于用户数据的存储区域reg_u。例如，在512gbnand快闪存储器器件中，相对于912个存储块，保留存储区域reg_r包括约16个存储块以存储的信息数据dinf和特殊数据dspc。通过将第一非易失性存储器器件nvm1存储信息数据dinf的存储区域reg_r转换为存储用户数据的存储区域reg_u，可以有效地利用第一非易失性存储器器件的存储空间，并且可以降低系统成本。如上所述，信息数据dinf是在装配存储器系统之前通过测试确定的用于nand快闪存储器器件的初始化的数据。信息数据dinf可以在启动(booting)过程期间或者在启动过程刚刚完成之后被设置在电熔丝电路中。信息数据dinf与根据nand快闪存储器器件的使用而确定的数据(诸如元数据)不同。此外，信息数据dinf与从主机设备提供以控制nand快闪存储器器件的操作的数据不同。信息数据dinf不允许单个错误，因此信息数据dinf可以作为多个写入信息数据wsd被存储在多个存储区域中，如下面将参考图9所描述的。即使相同的信息数据dinf被存储在多个存储区域中，由于编程操作的偏差、读取操作的偏差、存储器单元的退化等，读取信息数据也可能失真并不同于写入信息数据wsd。因此，当来自一个存储区域的读取信息数据具有不可校正的错误时，可以从另一个存储区域加载读取信息数据。信息数据dinf的复制方案根据产品而不同。一般地，信息数据dinf可以包括用于校正位线缺陷的平面副本数据和用于校正串选择线(stringselectionline，ssl)缺陷的ssl副本数据。初始化序列或idr序列可以包括：“感测”，以将信息数据从存储器单元读出到页面缓冲电路；“转储(dump-down)”，以验证存储在页面缓冲电路中的数据的有效性并将有效信息数据存储在缓冲器中；以及“跟随处理”，以基于缓冲器中的有效信息数据来设置非易失性存储器器件的操作条件。例如，“跟随处理”可以包括设置操作电压的电平、wor扫描以从通过/未通过操作排除未通过的列，等等。随着nand快闪存储器器件的集成度和存储器容量增加，设置数据或信息数据dinf的量可能会增加，因此初始化时间将增加。特别是在采用平面独立读取(planeindependentread，pir)方案或平面独立核(planeindependentcore，pic)方案的nand闪存产品中，每平面独立地执行核操作，并且信息数据由于每平面设置而增加，并且初始化时间进一步增加。产品的启动时间直接受初始化时间影响，并且减少初始化时间是重要的。根据示例实施例，信息数据从第一非易失性存储器器件(诸如nand快闪存储器器件)被移动到具有快速的读取操作速度的第二非易失性存储器器件(例如，pram器件)，从第二非易失性存储器器件读取的信息数据用于初始化第一非易失性存储器器件，因此可以有效地减少初始化时间。图6是示出被包括在根据示例实施例的存储器系统中的第一非易失性存储器器件的框图。参考图6，第一非易失性存储器器件1100可以包括多个存储器平面401、402和403，每个存储器平面包括相应的存储器单元阵列和页面缓冲电路pbc。第一非易失性存储器器件1100还可以包括行解码器430、多个列门y-gate411、412和413、数据输入-输出电路ioc、控制电路450和电压发生器460。每个存储器单元阵列可以通过多条串选择线ssl、多条字线wl和多条接地选择线gsl被耦合到行解码器430。此外，每个存储器单元阵列可以通过多条位线(未示出)被耦合到相应的页面缓冲电路pbc。每个存储器单元阵列可以包括耦合到多条字线wl和多条位线(稍后更详细地描述)的多个存储器单元。在一些示例实施例中，存储器单元阵列可以是如下面将参考图8所描述的三维存储器单元阵列，其可以以三维结构(或垂直结构)被形成在基底上。在一些示例实施例中，每个存储器单元阵列可以包括垂直取向的多个nand串或多个单元串，使得至少一个存储器单元位于另一个存储器单元之上。控制电路450可以从图4中的控制器1300接收命令(信号)cmd和地址(信号)add，并基于命令信号cmd和地址信号add来控制第一非易失性存储器器件1100的擦除、编程、写入和/或读取操作。基于命令信号cmd，控制电路450可以生成用于控制电压发生器460的控制信号vctl，并且可以生成用于控制页面缓冲电路pbc的页面缓冲控制信号pctl。基于地址信号add，控制电路450可以生成行地址r_addr和列地址c_addr。控制电路450可以将行地址r_addr提供给行解码器430，并将列地址c_addr提供给列门411、412和413。行解码器430可以通过多条串选择线ssl、多条字线wl和多条接地选择线gsl被耦合到存储器单元阵列。在编程操作或读取操作期间，行解码器430可以基于行地址r_addr来确定字线wl之一是所选择的字线，并确定字线wl中除所选择的字线之外的其余字线是未选择的字线。此外，在编程操作或读取操作期间，行解码器430可以基于行地址r_addr来确定串选择线ssl之一是所选择的串选择线，并且确定串选择线ssl中除所选择的串选择线之外的其余串选择线是未选择的串选择线。电压发生器460可以基于控制信号vctl来生成非易失性存储器器件1100的存储器单元阵列的操作所需的字线电压vwl。电压发生器460可以从存储器控制器接收电力。字线电压vwl可以通过行解码器430被施加到字线wl。每个页面缓冲电路pbc可以通过位线被耦合到存储器单元阵列。页面缓冲电路pbc可以包括多个页面缓冲器。页面缓冲电路pbc可以临时存储要被编程在所选择的页面中的数据或者从存储器单元阵列的所选择的页面读出的数据。数据输入-输出电路ioc中的每一个可以通过数据线被耦合到对应的页面缓冲电路pbc。在编程操作期间，数据输入-输出电路ioc可以接收从图4中的控制器1300接收的编程数据data，并基于从控制电路450接收的列地址c_addr将编程数据data提供给页面缓冲电路pbc。在读取操作期间，数据输入-输出电路可以基于从控制电路450接收的列地址c_addr，将已经从存储器单元阵列读取并存储在页面缓冲电路pbc中的读取数据data提供给控制器1300。控制电路450可以包括转储电路ddc100、缓冲器buff200和电熔丝电路300。转储电路100可以被配置为执行如参考图1所描述的控制非易失性存储器器件的初始化的方法。缓冲器200可以用易失性存储器来实施，以存储第一非易失性存储器器件1100所需的数据。在第一非易失性存储器器件1100的初始化期间，电熔丝电路300的值可以基于信息数据dinf而设置。图7是示出被包括在图6的第一非易失性存储器器件中的存储器单元阵列的示例的框图，并且图8是示出图7中的存储块的等效电路的电路图。如图7所示，存储器单元阵列或存储器平面401可以包括多个存储块blk1至blkz。存储块blk1至blkz由图6中的行解码器430选择。例如，行解码器430可以在存储块blk1至blkz当中选择对应于块地址的特定存储块blk。图8的存储块blki可以以三维结构(或垂直结构)被形成在基底上。例如，被包括在存储块blki中的多个nand串或单元串可以被形成在垂直于第二方向d2和第三方向d3(即，垂直于基底的上表面)的第一方向d1上。参考图8，存储块blki包括耦合在位线bl1、bl2和bl3与公共源极线csl之间的nand串ns11至ns33。nand串ns11至ns33中的每一个包括串选择晶体管sst、多个存储器单元mc1至mc8、以及接地选择晶体管gst。在图8中，nand串ns11至ns33中的每一个被示出为包括八个存储器单元mc1至mc8。然而，示例实施例不限于此。在一些示例实施例中，nand串ns11至ns33中的每一个可以包括任何数量的存储器单元。每个串选择晶体管sst可以连接到对应的串选择线(ssl1至ssl3之一)。多个存储器单元mc1至mc8可以分别连接到多条栅极线gtl1至gtl8。栅极线gtl1至gtl8可以是字线，并且栅极线gtl1至gtl8中的一些可以是虚拟字线。每个接地选择晶体管gst可以连接到对应的接地选择线(gsl1至gsl3之一)。每个串选择晶体管sst可以连接到对应的位线(例如，bl1、bl2和bl3之一)，并且每个接地选择晶体管gst可以连接到公共源极线csl。具有相同高度(即，水平)的字线(例如，wl1)可以共同连接，并且接地选择线gsl1至gsl3和串选择线ssl1至ssl3可以被分开。在图8中，存储块blki被示出为耦合到八条栅极线gtl1至gtl8和三条位线bl1至bl3。然而，示例实施例不限于此。图9是示出被包括在根据示例实施例的存储器系统中的第一非易失性存储器器件的示图。图9示出了与初始化相关联的一个组件，并且与图6、图7和图8重复的描述被省略。参考图9，第一非易失性存储器器件1101可以包括第一存储器平面mpl1、第二存储器平面mpl2、转储电路101和缓冲器200。第一非易失性存储器器件1101可以对应于示出了转储电路100和存储器平面401-403的细节的图6的第一非易失性存储器器件1100。在图6中的控制电路450的控制下，数据可以被存储在第一存储器平面mpl1和第二存储器平面mpl2中或者从第一存储器平面mpl1和第二存储器平面mpl2进行读取。第一存储器平面mpl1和第二存储器平面mpl2中的每一个可以被划分为用于存储写入信息数据wsd的区域和用于存储用户数据的区域。第一存储器平面mpl1可以包括第一存储器单元阵列mca1、第一行解码器rdec1和第一页面缓冲电路pbc1。在写入操作中，第一行解码器rdec1选择第一存储器单元阵列mca1的一条字线。第一页面缓冲电路pbc1通过位线将数据传送到第一存储器单元阵列mca1，以将数据存储在连接到所选择的字线的存储器单元中。在读取操作中，第一行解码器rdec1选择第一存储器单元阵列mca1的一条字线，并且第一页面缓冲电路pbc1感测并存储被存储在连接到所选择的字线的存储器单元中的数据。第二存储器平面mpl1可以包括第二存储器单元阵列mc2、第二行解码器rdec2和第二页面缓冲电路pbc2。在写入操作中，第二行解码器rdec2选择第二存储器单元阵列mca2的一条字线。第二页面缓冲电路pbc2通过位线将数据传送到第二存储器单元阵列mca2，以将数据存储在连接到所选择的字线的存储器单元中。在读取操作中，第二行解码器rdec2选择第二存储器单元阵列mca2的一条字线，并且第二页面缓冲电路pbc2感测并存储被存储在连接到所选择的字线的存储器单元中的数据。以这种方式，写入信息数据wsd可以被存储在第一存储器平面mpl1的第一存储器单元mc1和第二存储器平面mpl2的第二存储器单元mc2中。此外，写入信息数据wsd可以被存储在第一存储器平面mpl1的第三存储器单元mc3和第二存储器平面mpl2的第四存储器单元mc4中。可以执行第一感测操作，以感测存储在第一存储器单元mc1中的写入信息数据wsd并将第一读取信息数据rsd1存储在第一页面缓冲电路pbc1中，并且可以执行第二感测操作，以感测存储在第二存储器单元mc2中的写入信息数据wsd并将第二读取信息数据rsd2存储在第二页面缓冲电路pbc2中。第一感测操作和第二感测操作可以被同时或顺序执行。当向包括第一非易失性存储器器件1101的系统供电时，可以执行第一非易失性存储器器件1101的初始化操作。图6中的控制电路450可以接收通电信号，并响应于通电信号而执行第一感测操作和第二感测操作，以将第一读取信息数据rsd1和第二读取信息数据rsd2分别存储在第一页面缓冲电路pbc1和第二页面缓冲电路pbc2中。尽管为了便于说明和描述，图9示出了两个存储器平面，但是第一非易失性存储器器件1101可以包括三个或更多个存储器平面。转储电路101可以包括第一验证电路vrfc1、第二验证电路vrfc2和转储控制逻辑ddcl。第一验证电路vrfc1连接到第一页面缓冲电路pbc1。第一验证电路vrf1可以验证第一读取信息数据rsd1的有效性，以提供第一验证信号svrf1和第一有效数据dval1。第二验证电路vrfc2连接到第二页面缓冲电路pbc2。第二验证电路vrfc2可以验证第二读取信息数据rsd2的有效性，以提供第二验证信号svrf2和第二有效数据dval2。转储控制逻辑ddcl可以基于第一读取信息数据rsd1的有效性验证结果和第二读取信息数据rsd2的有效性验证结果，将有效数据dval确定为第一读取信息数据rsd1和第二读取信息数据rsd2之一。第一读取信息数据rsd1的有效性验证结果和第二读取信息数据rsd2的有效性验证结果可以分别由第一验证信号svrf1和第二验证信号svrf2的逻辑电平表示。有效数据dval可以对应于第一有效数据dval1和第二有效数据dval2之一。同样，转储控制逻辑ddcl可以提供指示缓冲器200对应于当前提供给缓冲器200的有效数据dval的位置的写指针wptr或写地址。转储控制逻辑ddcl可以基于第一验证信号svrf1和第二验证信号svrf2来生成第一使能信号en1和第二使能信号en2。可以响应于第一使能信号en1的激活而使能第一验证电路vrfc1，并且可以响应于第二使能信号en2的激活而使能第二验证电路vrfc2。如果基于第一读取信息数据rsd1和第二读取信息数据rsd2的转储操作被确定为未通过，则可以执行第三感测操作以感测存储在第三存储器单元mc3中的写入信息数据wsd并将第三读取信息数据rsd3存储在第一页面缓冲电路pbc1中，并且可以执行第四感测操作以感测存储在第四存储器单元mc4中的写入信息数据wsd并将第四读取信息数据rsd4存储在第二页面缓冲电路pbc2中。这样，可以用第三读取信息数据rsd3和第四读取信息数据rsd4代替第一页面缓冲电路pbc1和第二页面缓冲电路pbc2中的第一读取信息数据rsd1和第二读取信息数据rsd2，并且可以基于第三读取信息数据rsd3和第四读取信息数据rsd4来执行上述转储操作。图10、图11和图12是用于描述可应用于根据示例实施例的控制非易失性存储器器件的初始化的方法的验证操作的示例实施例的示图。为了便于说明和描述，图10、图11和图12仅示出了原始信息数据osd和写入信息数据wsd的一个数据单元。应当理解，原始信息数据osd和写入信息数据wsd可以包括多个数据单元。在非易失性存储器器件的初始化序列中，存储在存储器单元中的信息数据被读出、验证并且存储在缓冲器中。如上所述，列修复信息被反映在wor扫描阶段，并且列缺陷必须在转储操作期间通过另一方案来克服。为了克服列缺陷，可以通过将原始信息数据osd的每个位复制成多个副本位来获得写入信息数据wsd，并且具有副本位的写入信息数据wsd可以被存储在非易失性存储器器件中。在这种情况下，图9中的第一验证电路vrfc1和第二验证电路vrfc2中的每一个可以包括多数投票器电路，其中该多数投票器电路被配置为确定与原始信息数据osd的每个位相对应的多个副本位当中具有相等值的位的数量是否等于或大于参考数量。例如，如图10所示，原始信息数据osd的(例如，在图10的示例中示出的osd的8位的)每个位可以被复制并扩展为八个副本位wsd[i]以形成写入信息数据wsd。wsd被写入，然后被读取作为在图11中示出的rsd。与读取信息数据rsd的每个位rsd[i]相对应的八个位可以与参考数量进行比较。例如，如果参考数量被设置为六，则当八个副本位当中的六个或更多个位一致时，每个位rsd[i]可以被确定为有效(通过(pass))，并且当八个副本位当中的五个或更少个位一致时，每个位rsd[i]可以被确定为无效(未通过(fail))。例如，假设在图10中示出的ffh的副本位被写入作为wsd，然后被读取作为在图11中示出的rsd[i]，顶部数据示出有效(pass)的rsd[i]，因为只有一个位是零0。底部数据示出无效(fail)的rsd[i]，因为三个位是零0。换句话说，在顶部数据中，可以确定osd[i]是1，而在底部数据中，不能确定osd[i]是1。作为验证操作的另一示例，图12示出了使用循环冗余校验(cyclicredundancycheck，crc)方案的奇偶校验位c1～ck的示例实施例。crc方案是已知的，并且为简明起见，省略了其详细描述。在这种情况下，第一验证电路vrfc1和第二验证电路vrfc2中的每一个可以使用crc奇偶校验位来验证第一读取信息数据rsd1和第二读取信息数据rsd2的有效性。图13是示出被包括在根据示例实施例的存储器系统中的第二非易失性存储器器件的电阻单元阵列的示例实施例的示图。参考图13，存储器单元阵列501包括多个存储器单元mc，其被布置在字线wl0～wln和位线bl0～blm交叉的位置处。如下面将参考图14和图15所描述的，每个存储器单元mc可以包括电阻元件。当对应的字线被行选择电路选择并使能时，可以关于连接到所选择的字线的电阻存储器单元执行编程操作或读取操作。每个存储器单元mc被耦合在字线wl0～wln之一和位线bl0～blm之一之间。在这种情况下，施加在每个存储器单元mc上的偏置电压可以是施加到位线和字线的电压之间的电压差。在一些示例实施例中，存储器单元mc可以用使用相变材料的相变随机存取存储器(pram)单元、使用可变电阻的复合金属氧化物的电阻随机存取存储器(resistancerandomaccessmemory，rram)单元、使用铁电材料的铁电随机存取存储器(ferroelectricsrandomaccessmemory，fram)单元和使用铁磁材料的磁阻随机存取存储器(magneto-resistiverandomaccessmemory，mram)单元来实施。电阻元件的这种电阻材料可以具有取决于所施加的电流或电压的幅度和/或方向的电阻值，并具有即使断电也保持电阻值的非易失性的特性。图14和图15是示出被包括在图13的第二非易失性存储器器件中的电阻存储器单元的示例实施例的示图。参考图14，电阻存储器单元mca可以包括连接在字线wl和位线bl之间的电阻元件cr1。电阻元件cr1的末端被分别耦合到字线wl和位线bl，以选择性地实现向电阻存储器单元mca写入数据和/或从电阻存储器单元mca读取数据。在一些示例实施例中，电阻元件cr1可以包括：双向阈值开关(ovonicthresholdswitch，ots)，选择性地将电阻存储器单元mca与传导电流隔离；第一电极e1；电阻材料rm，用以保持表示特定存储数据值的状态；和/或第二电极e2。在一些示例实施例中，电阻元件cr1可以由字线wl和位线bl之间的或处于其他几何关系的一系列层形成。电阻材料或相变材料rm可以是具有诸如电阻、电容或其他电气特性的电气属性的材料，其中该电气属性可以通过施加能量(诸如，例如热、光、电势或电流)而改变。对于电阻材料rm，可以选择具有大不相同的属性的各种相变材料类型。在一些示例实施例中，电阻材料rm可以包括硫属化物材料。在一些示例实施例中，在工作温度范围内，电阻材料rm可以局部保持稳定在两个相之一中或两个相的组合中。电阻材料rm在非晶相中可以表现出与在晶相中不同的电气属性。在各种示例实施例中，电阻材料rm可以包括以下两种属性中的任何一种或两种：(a)它可以在室温下长时间段(诸如几年)内局部存在于非晶相中而不结晶，和/或(b)如果温度升高，非晶相可以快速结晶。在一些示例实施例中，电阻材料rm的特性可以取决于材料的类型和/或所使用的材料的相。在一些示例实施例中，电阻材料rm可以被置于高阻态或低阻态。在一些示例实施例中，高阻态可以被称为复位状态，并且低阻态可以被称为设置状态；在其他示例实施例中，术语可以颠倒。根据示例实施例的第二非易失性存储器器件nvm2可以不限于特定的电阻材料rm。ots可以用于在电阻材料rm的编程或读取期间访问电阻材料rm。ots可以包括双向材料以作为开关进行操作，其中该开关取决于跨双向材料施加的电压而断开或接通。断开状态可以是基本上不导电状态，而接通状态可以是基本上导电状态。参考图15，电阻存储器单元mcb可以包括串联在字线wl和位线bl之间的电阻元件cr2和二极管dd。图15的电阻存储器单元mcb基本上与图14的电阻存储器单元mca相同，除了用于切换操作的ots被二极管dd代替，并且省略了重复的描述。图16是示出被包括在根据示例实施例的存储器系统中的第二非易失性存储器器件的电阻单元阵列的示例实施例的示图。在下文中，省略了与图13重复的描述。参考图16，存储器单元阵列502包括多个存储器单元mc，其被布置在字线wl0～wln和位线bl0～blm交叉的位置处。每个存储器单元mc可以包括单元晶体管ct和电阻元件cr。在这种情况下，施加在每个存储器单元mc上的偏置电压可以是施加到位线和源极线的电压之间的电压差。多个存储器单元mc可以被耦合到公共源极线sl。在一些示例实施例中，存储器单元阵列502可以被分割为至少两个单元区域，并且单元区域可以被耦合到不同的源极线。图17和图18是示出被包括在图16的电阻单元阵列中的电阻存储器单元的示例实施例的示图。参考图17，电阻存储器单元mcc可以包括连接在位线bl和源极线sl之间的电阻材料rm2和单元晶体管ct。响应于施加到字线wl的电压，单元晶体管ct被选择性地导通。如果单元晶体管ct被导通，则对应于位线bl和源极线sl之间的电压差的偏置电压可以被施加到电阻材料rm2。图17的电阻元件cr2基本上与图15的相同，并且省略了重复的描述。参考图18，电阻存储器单元mcd可以包括连接在位线bl和源极线sl之间的电阻材料rm3和单元晶体管ct。响应于施加到字线wl的电压，单元晶体管ct被选择性地导通。如果单元晶体管ct被导通，则对应于位线bl和源极线sl之间的电压差的偏置电压可以被施加到电阻材料rm3。电阻元件cr3可以包括第一电极e1、第二电极e2、电极e1和电极e2之间的非欧姆材料(non-ohmicmaterial，nom)和电阻材料(resistivematerial，rm)。在这种情况下，可以通过向电极e1和电极e2施加相反的电压和/或基于通过电极e1和电极e2的感应电流的方向来编程或写入设置状态和复位状态。换句话说，设置状态和复位状态可以根据所施加的电压的极性和/或感应电流的方向而确定。图19是示出电阻存储器单元的电流和电压之间的关系的示图。在图19中，曲线grs指示当电阻存储器单元中的电阻材料处于设置状态时相对于施加在电阻存储器单元mc上的偏置电压的单元电流，并且曲线grr表示当电阻存储器单元中的电阻材料处于复位状态时相对于施加在电阻存储器单元mc上的偏置电压的单元电流。在图19的示例中，设置状态的设置阈值电压vths对应于曲线grs中的拐点，其中对于单元电压中的小改变，处于设置状态的电阻存储器单元mc开始表现出单元电流中的改变，其幅度大于阈值电流ia中的改变的幅度。例如，在其中跨电阻存储器单元mc施加的偏置电压小于设置阈值电压vths的低电压或低电场模式下，电阻存储器单元mc可以处于截止状态，其中该截止状态表现出比处于导通状态更低的导电性和/或更高的电阻。电阻存储器单元mc可以保持有效地不导通，直到施加至少等于约设置阈值电压vths的电压，其中该电压可以将电阻存储器单元mc切换到导通状态，其中该导通状态表现出比处于截止状态更高的导电性和/或更低的电阻。如果跨电阻存储器单元mc施加大于约设置阈值电压vths的偏置电压，则由电阻存储器单元mc携带的电流可以以比所施加的偏置电压中的改变的幅度大的幅度进行改变。如能够在图19中的曲线grs的高导电区域hcr中所看出的。类似地，复位阈值电压vthr可以对应于曲线grr中的拐点，其中对于单元电压中的小改变，处于复位状态的电阻存储器单元mc开始表现出比阈值电流ia大的单元电流中的非常大的改变。如果跨电阻存储器单元施加至少约复位阈值电压vthr的偏置电压，则由电阻存储器单元mc携带的电流可以以比偏置电压中的改变的幅度大的幅度进行改变，如图19中的曲线grr的高导电区域hcr所示。在下文中，将描述第一非易失性存储器器件nvm1是nand快闪存储器器件并且第二非易失性存储器器件nvm2是pram器件的示例实施例。在第二非易失性存储器器件nvm2的读取速度高于第一非易失性存储器器件nvm1的读取速度的条件下，可以不同地确定第一非易失性存储器器件nvm1和第二非易失性存储器器件nvm2的种类或类型。图20是用于描述在其中存储信息数据的存储区域的大小的示图。参考图20，信息数据dinf可以包括多个子数据d1～d4。一般地，pram器件是以字节为单位进行存取的，而nand快闪存储器器件是以比字节大得多的数据块为单位进行存取的。因此，存储数据的存储区域的大部分可以保持为未使用区域。作为结果，第二非易失性存储器器件(诸如pram器件)存储信息数据dinf的存储区域reg_r2的大小小于第一非易失性存储器器件(诸如nand快闪存储器器件)存储信息数据dinf的存储区域reg_r1的大小。图21、图22和图23是示出根据示例实施例的存储信息数据的方法的示图。参考图21，存储在pram器件中的信息数据dinf的大小等于存储在nand快闪存储器器件中的信息数据dinf的大小。换句话说，在装配存储器系统之前，信息数据dinf可以被重复存储n次，作为nand快闪存储器器件的存储器单元mc1～mc4中的n个写入信息数据wsd，其中n是大于一的整数(例如，如图21所示，n＝4)，并且在装配存储器系统之后，信息数据dinf可以被重复存储n次，作为pram器件的存储器单元mc1’～mc4’中的n个写入信息数据wsd。在一些示例实施例中，当信息数据dinf从nand快闪存储器器件被移动到pram器件时，可以从nand快闪存储器器件读取信息数据dinf，并且可以将从nand快闪存储器器件读取的读取信息数据rsd存储在pram器件中，而不验证沿着第一路径pth1从nand快闪存储器器件读取的读取信息数据rsd的有效性。在这种情况下，如图22中的第一路径pth1所表示的，来自nand快闪存储器器件的读取信息数据rsd[i]的错误位(由虚线圆圈指示)可以被原样存储在pram器件中作为写入信息数据wsd[i]。在其他示例实施例中，当信息数据dinf从nand快闪存储器器件被移动到pram器件时，转储电路ddc可以从nand快闪存储器器件读取信息数据dinf，通过验证来自nand快闪存储器器件的读取信息数据rsd的有效性来校正读取信息数据rsd的错误，以及沿着第二路径pth2将错误校正后的信息数据rsd’存储在pram器件中。在这种情况下，如由图22中的第二路径pth2所表示的，可以校正从nand快闪存储器器件读取的数据rsd[i]的错误位(由虚线圆圈指示)，并且可以将校正后的数据存储在pram器件中作为写入信息数据wsd[i]。参考图23，存储在pram器件中的信息数据dinf的大小可以小于存储在nand快闪存储器器件中的信息数据dinf的大小。换句话说，在装配存储器系统之前，信息数据dinf可以被重复存储n次，作为nand快闪存储器器件的存储器单元mc1～mc4中的n个写入信息数据wsd，其中n是大于一的整数(例如，如图22所示，n＝4)，并且在装配存储器系统之后，信息数据dinf可以被重复存储m次，作为pram器件的存储器单元mc1’和mc2’中的m个写入信息数据wsd，其中m是小于n的整数(例如，如图22所示，m＝2)。图24是示出根据示例实施例的控制非易失性存储器器件的初始化的方法的流程图。参考图24，在操作s1000中，在nand快闪存储器器件被集成在晶圆中之后并且在nand快闪存储器器件从晶圆被切割之前，可以通过晶圆测试来提供用于nand快闪存储器器件的初始化的信息数据。在装配包括nand快闪存储器器件和相变随机存取存储器(pram)器件的存储器系统之前，在操作s2000中，可以将信息数据存储在nand快闪存储器器件中。在装配存储器系统之后，在操作s3000中，可以将信息数据从nand快闪存储器器件移动到pram器件。在操作s4000中，可以基于存储在pram器件中的信息数据来初始化nand快闪存储器器件。操作s2000、s3000和s4000可以分别与操作s100、s200和s300基本相同。在将信息数据从nand快闪存储器器件移动到pram器件之后，在操作s5000中，可以将nand快闪存储器器件存储信息数据的存储区域转换为存储用户数据的存储区域。图25至图29是示出根据示例实施例的存储器系统的框图。此后，省略了与图4重复的描述，并且仅描述了与图4的存储器系统1000的差异。参考图25，存储器系统2000可以包括对应于第一非易失性存储器器件nvm1的nand快闪存储器器件2100、对应于第二非易失性存储器器件nvm2的pram器件2200、以及控制器2300。pram器件2200可以将控制信号ctrl和数据data输出到nand快闪存储器器件2100。例如，相变存储器2200可以向nand快闪存储器器件2100提供信息数据dinf作为数据data。pram器件2200可以将控制信号ctrl(例如，数据选通信号dqs)输出到nand快闪存储器器件2100。参考图26，存储器系统3000可以包括对应于第一非易失性存储器器件nvm1的nand快闪存储器器件3100、对应于第二非易失性存储器器件nvm2的pram器件3200、以及控制器3300。nand快闪存储器器件3100可以包括pram控制器3120，并且pram器件3200可以在pram控制器3120的控制下被操作。pram器件3200可以不与控制器3300通信。也就是说，pram器件3200可以从nand快闪存储器器件3100接收控制信号ctrl和命令cmd，并且可以与nand快闪存储器器件3100交换数据。参考图27，存储器系统4000可以包括对应于第一非易失性存储器器件nvm1的nand快闪存储器器件4100、对应于第二非易失性存储器器件nvm2的pram器件4200、以及控制器4300。控制器4300可以经由公共总线控制nand快闪存储器器件4100和pram器件4200。nand快闪存储器器件4100和pram器件4200可以以时分方案与控制器4300通信。存储在pram器件4200中的信息数据dinf可以被直接传送到nand快闪存储器器件4100，而不通过控制器4300。参考图28，存储器系统5000可以包括对应于第一非易失性存储器器件nvm1的nand快闪存储器器件5100、对应于第二非易失性存储器器件nvm2的pram器件5200、以及控制器5300。nand快闪存储器器件5100可以经由多个通道ch1至chk与控制器5300通信。每个通道可以与多个nand快闪存储器芯片连接。参考图29，存储器系统6000可以包括多个存储器单元mu和控制器6300。存储器单元mu可以经由多个通道ch1至chk与控制器6300通信。存储器单元mu中的每一个可以包括至少一个nand快闪存储器器件6100以及pram器件6200。在每个存储器单元mu中，nand快闪存储器器件6100和pram器件6200可以经由公共通道与控制器6300通信。在每个存储器单元mu中，nand快闪存储器器件6100和pram器件6200可以以时分方案占用公共通道。图30是示出根据示例实施例的固态盘或固态驱动器(ssd)的框图。参考图30，ssd7000包括多个非易失性存储器器件(nonvolatilememorydevice，nvm)7100和ssd控制器7200。非易失性存储器器件7100可以被配置为接收高电压vpp。非易失性存储器器件7100可以是对应于如上所述的第一非易失性存储器器件的nand快闪存储器器件。ssd控制器7200分别通过多个通道ch1至chi连接到非易失性存储器器件7100。ssd控制器7200包括一个或多个处理器7210、缓冲存储器7220、纠错码(errorcorrectioncode，ecc)电路7230、主机接口7250、非易失性存储器接口7260以及对应于如上所述的第二非易失性存储器器件nvm2的pram器件。缓冲存储器7220存储用于驱动ssd控制器7200的数据。ecc电路7230在写入操作处计算要被编程的数据的纠错码值，并且在读取操作处使用纠错码值来校正读取数据的错误。在数据恢复操作中，ecc电路7230校正从非易失性存储器器件7100恢复的数据的错误。根据示例实施例，处理器7210可以在装配存储器系统之后将信息数据从非易失性存储器器件7100移动到pram器件7270，并且基于存储在pram器件7270中的信息数据来初始化非易失性存储器器件7100。尽管图30示出了ssd控制器7200包括一个pram器件7270的示例实施例，但是pram器件的位置、pram器件的数量以及pram器件与其他组件的接口可以如参考图25至图29所描述的被不同地实施。上述存储器系统的元件中的一些，诸如控制器1300、2300、3300、4300、5300和6300，以及其中具有包括验证电路vrfc1、vrfc2和转储控制逻辑ddcl的转储电路100的第一非易失性存储器的控制电路450，可以以处理电路(诸如包括逻辑电路的硬件；硬件/软件组合，诸如执行软件的处理器；或者它们和存储器的组合)来实施。例如，更具体地，处理电路可以包括但不限于中央处理单元(centralprocessingunit，cpu)、算术逻辑单元(arithmeticlogicunit，alu)、数字信号处理器、微计算机、现场可编程门阵列(fieldprogrammablegatearray，fpga)、可编程逻辑单元、微处理器、专用集成电路(application-specificintegratedcircuit，asic)等。处理电路可以是专用处理电路，其中该专用处理电路被配置为在装配存储器系统1000之后，将信息数据dinf和特殊数据dspc从第一非易失性存储器器件nvm1的存储区域移动到第二非易失性存储器器件nvm2，通过设置电熔丝电路的值基于存储在第二非易失性存储器器件nvm2中的信息数据dinf来初始化第一非易失性存储器器件nvm1，以及基于电熔丝电路300的设置值来控制第一非易失性存储器器件nvm1的操作。在一些示例实施例中，专用处理电路还可以将第一非易失性存储器器件存储信息数据的存储区域转换为用于存储用户数据的存储区域。这样，处理电路可以通过有效地减少第一非易失性存储器器件的初始化时间来改善存储器系统的运行，并且可以通过将第一非易失性存储器器件存储信息数据的存储区域转换为存储用户数据的存储区域来有效地利用第一非易失性存储器器件的存储空间并降低系统成本。本发明构思的示例实施例可以被应用于任何电子器件和系统。例如，本发明构思可以被应用于诸如存储器卡、固态驱动器(ssd)、嵌入式多媒体卡(embeddedmultimediacard，emmc)、通用快闪存储(universalflashstorage，ufs)、移动电话、智能电话、个人数字助理(personaldigitalassistant，pda)、便携式多媒体播放器(portablemultimediaplayer，pmp)、数码相机、便携式摄像机、个人计算机(personalcomputer，pc)、服务器计算机、工作站、膝上型计算机、数字tv、机顶盒、便携式游戏控制台、导航系统、可穿戴设备、物联网(internetofthings，iot)设备、万物联网(internetofeverything，ioe)设备、电子书、虚拟现实(virtualreality，vr)设备、增强现实(augmentedreality，ar)设备等。前述内容是示例实施例的说明，并且不应理解为对其的限制。尽管已经描述了几个示例实施例，但是本领域技术人员将容易理解，在本质上不脱离本发明构思的情况下，示例实施例中的许多修改是可能的。当前第1页12当前第1页12
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