存储器装置以及其读取页面媒体流的方法与流程

本发明涉及一种存储器装置以及其读取页面媒体流的方法，尤其是关于支持连续读取操作的集成电路存储器装置，诸如nand(与非型)闪存装置及操作其的读取页面媒体流的方法。

背景技术：

有时指定为tr的读取延迟为接收读取命令与在输出端处可获得由读取命令所请求的数据的时间之间的时间。在一个命令的执行的结尾与下一命令的执行的开始之间，当装置需要重设间隔(有时指定为trst)时，可增大此延迟。

此类型的延迟在nand闪存装置中可相对较长。因此，对于一些操作，nand闪存可比诸如nor闪存的其他类型的存储器显著地更慢。

已开发出称为高速缓存读取且称为连续读取的命令依序将解决nand闪存装置的此延迟。

在所述高速缓存读取命令序列中，可通过以流水线(pipeline)方式覆盖程序中的一些(诸如使用装置上的高速缓存或其他缓冲器存储器结构进行误差检查及校正)来减少延迟。此可提高使用nand闪存的系统的吞吐量。在连续命令序列中，nand闪存装置已经组态以在初始延迟之后输出依序页面，使得可在页面之间无延迟的情况下获得依序页面。nand闪存的连续读取操作可包含三个基础步骤，如下：

(步骤1)起始阶段：主机需要向高速缓存发出页面读取(c1)命令以读出新页面地址的数据。花费读取延迟tr来读出页面数据。

(步骤2)依序连续读取阶段：主机在此阶段自存储器装置上的接口连续地读出数据。

(步骤3)结束阶段：视读取协议而定，主机需要发出「结束」(c3)命令(一些常见nand闪存装置)或使cs自0升高至1(spinand闪存装置)以终止依序连续读取操作。可花费延迟trst来终止依序连续读取操作。

多层缓冲器结构可用以支持流水线操作以执行快速连续读取操作。然而，新增额外的缓冲层级引起芯片区域的损失，且增加制造的成本。

需要提供可支持用于快速读取操作的流水线式操作的技术，所述技术需要较小区域且更有效地操作。

技术实现要素：

存储器装置(诸如包含页缓冲器的页面模式nand闪存)及输入输出(i/o)接口支持具有依序地址及具有非依序地址的连续页面读取，所述输入输出接口用于具有小于页面宽度的i/o宽度的i/o数据单元。输入输出接口可包括串行接口(例如spi)或并行接口。如本发明所描述的页缓冲器可包含缓冲器锁存器的多个层级，从而便于在读取操作期间进行流水线操作。

装置被描述为，所述装置包含：存储器阵列，包含多个位线；及页缓冲器，耦接至具有页面宽度x的多个位线；输入输出接口；以及数据路径电路，连接于页缓冲器与输入输出接口之间。页缓冲器包含多个电路模块，所述电路模块在读取操作中操作以将数据页面自存储器阵列转移至页缓冲器中的锁存器。本发明中所描述的装置中，页缓冲器电路模块包括经组态以连接至多个位线中的位线的感测电路，具有第一数据输出节点及可以流水线方式操作的缓冲器锁存器的多个层级。在两层级实施例中，电路模块包含：第一层级缓冲器锁存器，经由电路连接以锁存来自第一层级缓冲器锁存器中的第一数据输出节点的数据，且响应于第一锁存时序信号将数据自第一层级锁存器输出至第一数据输出节点；数据转移开关，响应于转移时序信号而连接于第一数据输出节点与第二数据输出节点之间；以及第二层级缓冲器锁存器，经由电路连接以锁存来自第二层级缓冲器锁存器中的第二数据输出节点的数据，且响应于第二锁存时序信号将数据自第二层级缓冲器锁存器输出至第二数据输出节点。此外，数据输出开关连接至页缓冲器输出端的第二数据输出节点，所述页缓冲器输出端可操作以将数据自第二数据输出节点转移至装置上的数据路径电路。

此外，装置可包含连接至数据路径电路的误差检查及校正ecc电路。在实现在装置的输入输出接口处输出页面之前，ecc电路对数据路径电路中的页面执行ecc函数。ecc电路可与数据块一起操作，所述数据块具有小于页面宽度且大于i/o宽度的ecc块。

数据路径电路可包含缓冲器存储器，所述缓冲器存储器包含第一部分及第二部分，且数据路径将缓冲器存储器的第一部分替代地连接至ecc电路且连接至i/o接口，并将缓冲器存储器的第二部分替代地连接至ecc电路且连接至i/o接口。

此外，数据路径电路可包含多层缓冲器存储器，所述多层缓冲器存储器包含第三缓冲器层级为除了具有缓冲器锁存器的多个层级的页缓冲器之外。第三缓冲器层级可包含第一部分及第二部分，且数据路径将第三缓冲器层级的第一部分替代地连接至ecc电路且连接至i/o接口，并将第三缓冲器层级的第二部分替代地连接至ecc电路及i/o接口。第三缓冲器层级的第一部分及第二部分可具有小于页面宽度(例如ecc块的多个宽度)的缓冲器宽度(y)，且数据路径可具有小于缓冲器宽度的总线宽度(z)以将第三缓冲器层级的第一部分及第二部分替代地连接至ecc电路且连接至i/o接口。

本发明中所描述的实施例包含控制连续页面读取操作的控制器，所述连续页面读取操作包含具有依序地址及非依序地址的连续页面读取操作。此类实施例中的控制器控制连续页面读取操作以在i/o接口处输出页面媒体流。连续页面读取操作包含响应于一系列命令来输出连续页面媒体流。所述一系列命令包含在完成媒体流中的前述页面的输出之前接收第一命令及多个媒体流内命令，使得以可与页面媒体流的输出交插的方式接收及译码媒体流内命令。对于非依序连续页面读取操作，第一命令可包含地址以启动连续页面读取操作，且多个媒体流内命令中的至少一个媒体流内命令包含非依序地址以在页面媒体流中提供非依序页面。

技术被描述为，其中存储器装置具有控制器，所述控制器通过启动读取以将页面转移至页缓冲器中的第一层级缓冲器锁存器，且通过以可与包含非依序地址的媒体流内命令的最后一个i/o周期连续的方式将前述页面提供至输入输出接口，从而响应于在某些状况下包含非依序地址的媒体流内命令。此外，非依序页面命令可遵循媒体流中的前述页面，其中前述页面具有包含于一系列媒体流内命令中的前述媒体流内命令中的页面地址，所述前述媒体流内命令通过一系列命令中的一个命令而先于包含非依序地址的媒体流内命令。在另一实施例中，非依序页面可遵循媒体流中的前述页面，其中在包含非依序地址的媒体流内命令之后将前述页面提供至输入输出接口，所述前述页面具有由前述媒体流内命令携载的页面地址，所述前述媒体流内命令通过在一系列命令中的两个命令而先于包含非依序地址的媒体流内命令。

技术的实例被描述为，其中连续页面读取操作可在输入输出接口处输出页面媒体流，连续读取操作包含将具有页面宽度x的数据页面自存储器阵列转移至页面读取间隔中的页缓冲器中的第一层级缓冲器锁存器，将数据页面自第一层级缓冲器锁存器转移至页缓冲器中的第二层级缓冲器锁存器，以及将数据页面自第二层级缓冲器锁存器转移至数据路径电路上的输入输出接口。

描述用于操作存储器以读取页面媒体流(包含视情况的非依序页面)的方法，所述方法包含三个阶段。在第一阶段中，方法包含将前述页面的数据自页缓冲器的第一层级缓冲器锁存器移动至第二层级缓冲器锁存器，且将当前页面自存储器阵列转移至页缓冲器的第一层级缓冲器锁存器。在第二阶段中，方法包含将前述页面的数据自第二层级缓冲器锁存器移动至第三缓冲器层级，且将当前页面自页缓冲器的第一层级缓冲器锁存器转移至第二层级缓冲器锁存器。在第三阶段中，方法包含通过将前述页面的第一部分的数据自第三缓冲器层级转移至接口且接着将来自前述页面的第二部分的数据自第三缓冲器层级转移至接口来输出来自第三缓冲器层级的当前页面。此第三阶段可包含以与自第三缓冲器层级转移前述页面交插的方式来将当前页面的第一部分自第二层级缓冲器锁存器转移至第三缓冲器层级，且以与将前述页面的第二部分转移至接口在时间上重叠的方式对第三缓冲器层级中的当前页面的页面的第一部分中的数据执行ecc操作。此外，此第三阶段可包含将当前页面的第二部分自第二层级缓冲器锁存器转移至第三缓冲器层级，且对第三缓冲器层级中的当前页面的第二部分中的数据执行ecc操作。此外，方法包含将当前页面的第一部分转移至输入输出接口，与对第三缓冲器层级中的当前页面的第二部分中的数据执行ecc操作在时间上重叠，且接着将当前页面的第二部分转移至输入输出接口。

本发明中描述存储器装置，诸如页面模式nand闪存，所述存储器装置包含具有多个层级的缓冲器锁存器的页缓冲器及用于i/o数据单位的输入输出接口，所述缓冲器锁存器经组态以用于在读取期间的流水线操作，且所述输入输出接口具有小于页面宽度的i/o宽度，此利用经划分ecc函数来支持快速连续页面读取以提高用于依序页面及用于非依序页面的吞吐量。输入输出接口可包括串行接口(例如spi)或并行接口。

描述其中存储器阵列包括页面模式nand闪存的实施例。本发明中所描述的技术同样可应用于其他类型的存储器装置。

在审阅以下附图、详细描述以及权利要求书之后可看出本发明的其他实施例及优点。

附图说明

图1为如本发明中所描述的支持非依序连续页面读取的集成电路存储器装置的示意性方块图。

图2为具有可在读取期间以流水线方式操作的多个层级的缓冲器锁存器的页缓冲器的电路图。

图3为绘示用于利用ecc来支持如本发明所描述的快速连续读取及非依序页面连续读取的装置的三层级缓冲的方块图。

图4为用于利用三层级缓冲进行如本发明中所描述的非依序页面连续读取的一个实施例的流水线数据流图。

图5为用于如本发明中所描述的非依序页面连续读取的命令序列的附图。

图6为绘示用于利用经划分ecc函数来支持快速页面连续读取操作的装置的三层级缓冲的方块图。

图7为绘示用于利用经划分ecc函数来支持快速页面连续读取操作的装置的三层级缓冲的方块图。

【符号说明】

100：集成电路存储器装置

105、319、619、719：i/o界面

108：命令译码器

110：逻辑控制

120：偏压配置供应电压

130、175、176、184、185、191、320、321、620、621：总线

140：译码器

145：字线

160、300、600、700：存储器阵列

165：位线

171、301、601、701：页缓冲器

172、202：第一层级缓冲器锁存器及第二层级缓冲器锁存器

181：缓冲器3_buf_a

182：缓冲器3_buf_b

190：误差检查及校正ecc电路

195、325、625：输入输出端口(端口)

200：位线

201：感测电路

203：第二层级缓冲器锁存器

204、205、210、211、212、213、214、216、217、220、220、221、222、223、231、232、233、234：晶体管

206：连接dbus

215：电容器

302：第一集合2_buf_a

303：第二集合2_buf_b

304：数据总线

314、315、614、615、801、815：多任务器

316、317、616、629、632、802、810、811、816、821：线

318、618、630：ecc电路

400、401、402、403、404、405、406、408、409、410、411、412、500、501、502、503、504、505、506、507、508、509、511：间隔

606、706：第二层级缓冲器锁存器2_buf_a

607、707：第二层级缓冲器锁存器2_buf_b

608、609：路径数据

611：缓冲器3_buf_a

612：缓冲器3_buf_b

631、820：组合逻辑

711：第一部分

712：第二部分

803：第一ecc函数电路

804：第二ecc函数电路

1dlb、2dlb：数据值

b2、b3、l1、l1b、l2、l2b、stb：信号

blc：时序及控制信号

c1、c2、db、sw：时序信号

c4：终端媒体流内命令

com、sen：节点

cs#：芯片启用/芯片选择信号

data1：第一数据输出节点

ecc1：第一ecc函数

ecc2：第二ecc函数

l1、l1b、l2、l2b：时序信号

p1、ps：控制信号

pclk：频率信号

sclk：串行频率信号

si：串行输入数据/地址信号

so：串行输出数据信号

tr：读取延迟

tr2：延迟

vddi、vpw：偏压电压

x：页面宽度

y：缓冲器宽度

z：总线宽度

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

参考图1至图7提供本发明的实施例的详细描述。

图1为根据实施例的集成电路存储器装置的示意性芯片方块图。集成电路存储器装置100在单个集成电路基底上包含用ecc存储数据的存储器阵列160，诸如nand闪存阵列。如本发明中所描述的存储器装置同样可使用多芯片模块、叠层芯片以及其他组态而实施。

在集成电路存储器装置100上，具有命令译码器108的逻辑控制110包括逻辑，诸如状态机，所述逻辑响应于所接收的命令以执行如本发明所描述的非依序及依序页面连续读取操作，利用如下文更详细地描述的随机页面地址来支持连续读取。控制逻辑110输出用附图上的箭头表示的控制信号及总线130上的地址。应用于总线130上的地址可包含例如控制逻辑110中的地址计数器的输出或所接收命令中所携载的地址。

译码器140耦接至多个字线145，且沿具有ecc的存储器阵列160中的列配置，且耦接至页缓冲器171。页缓冲器171包含耦接至多个位线165的多个电路模块，所述多个位线165沿具有ecc的存储器阵列160中的行配置以用于自具有ecc的存储器阵列160读取数据且将数据写入所述具有ecc的存储器阵列。

页缓冲器171可包含可在读取期间以流水线方式操作的多个层级的缓冲器锁存器，其在此实例中包含用于页缓冲器中的各电路模块的第一层级缓冲器锁存器及第二层级缓冲器锁存器172。地址译码器140可选择阵列160中的特定存储单元且经由相应位线将所述特定存储单元耦接至页缓冲器171中的电路模块。页缓冲器171可存储并行地写入这些特定存储单元或自所述特定存储单元读取的数据。页缓冲器171可具有就包含数千个位、包含相关联ecc码的页面而言等于页面宽度的电路模块数量，所述位诸如2k位或4k位或大于2k位或4k位。一个页面可包含多个ecc块，其中ecc块包含数据区段及相关联的ecc码(亦即已在数据区段上针对ecc进行计算)。在实施例中，各页面包含2个ecc块，所述ecc块具有等于页面的二分之一或四分之一的ecc宽度，加上相关联ecc码的大小。在一些实施例中，每个页面可存在大于2个ecc块。

页缓冲器171与接口105之间的数据路径电路包含此实施例中的第三缓冲器层级，包含此实例中的两个部分指定的缓冲器3_buf_a181及缓冲器3_buf_b182，其中第三缓冲器层级的各部分可存储缓冲器锁存器页缓冲器的层级中的一者的内容的部分，诸如二分之一。存储于第三缓冲器层级的各部分中的页缓冲器的内容的一部分优选地包含一或多个ecc块。此外，第三缓冲器层级的各部分可独立地读取及写入。在一些实施例中，缓冲器3_buf_a、缓冲器3_buf_b可使用双端口存储器技术或多端口存储器技术实施，从而允许独立读取且写入不同地址，或可使用多个存储器库实施，所述多个存储器库具有分离的地址译码及读出电路。

页缓冲器171与存储器阵列160经由x数据线耦接，其中x为页面加上ecc码宽度，且与缓冲器结构的第三层级缓冲器181、第三层级缓冲器182(3_buf_a、3_buf_b)各自经由y位的总线175、总线176耦接，其中所述总线可具有等于页缓冲器171的一半宽度的宽度。第三层级缓冲器3_buf_a、第三层级缓冲器3_buf_b可各自通过使用静态随机存取存储器(staticrandomaccessmemory；sram)存储器结构的高速缓存来实施，例如所述高速缓存具有一个列乘多个行结构。举例而言，页面可包含2048位 ecc码且第三层级缓冲器3_buf_a可具有使用1024( ecc位)行或1024 ecc位宽度的一个列。可操作缓冲器3_buf_a及缓冲器3_buf_b以使得页缓冲器中的数据页面可并行地且使用一个缓冲器存储器周期并行地转移至缓冲器3_buf_a及缓冲器3_buf_b。此外，可操作缓冲器3_buf_a及缓冲器3_buf_b使得页缓冲器中的数据页面的一个部分可并行地转移至缓冲器3_buf_a及缓冲器3_buf_b中的每一者，从而允许将页面的第一部分转移至第三缓冲器层级的第一部分(例如3_buf_a)，且在同一或不同缓冲器存储器周期中将页面的第二部分转移至第三缓冲器层级的第二部分(例如buf_a)。

其他实施例可包含两层级缓冲器结构(忽略第三缓冲器层级)或超过三种层级缓冲器结构。

误差检查及校正ecc电路190通过数据总线184及数据总线185耦接至缓冲器存储器结构(181、182)。数据总线184及数据总线185可具有小于ecc块的总线宽度，诸如一个字节或一个字符，且由ecc电路190使用以经由ecc块周期来执行误差检查及误差校正的ecc操作(例如校正子计算、密钥计算、陈氏寻根法(chiensearch))。ecc电路通过数据总线191耦接至缓冲器存储器结构(181、182)以用于视需要来回移动数据。

i/o接口105耦接至ecc电路且通过数据总线191耦接至缓冲器存储器结构(181、182)。

输入输出数据及控制信号在集成电路存储器装置100上的接口105、命令译码器108以及控制逻辑110以及输入输出(i/o)端口195或在集成电路存储器装置100内部或外部的其他数据源当中移动。在一些实施例中，端口195可连接至芯片上主机电路，诸如通用处理器或专用应用程序电路，或者是提供由存储器阵列160支持的芯片上系统功能的模块的组合。

在一个实施例中，接口105为包含一组i/o端口195的串行接口，经由所述串行接口使命令、地址以及数据通信。串行接口可基于串行周边界面(serialperipheralinterface；spi)总线规范，在所述串行周边接口总线规范中命令通道共享由地址及数据使用的i/o接脚。举例而言，集成电路存储器装置100可包含使用接脚以用于接收及传输spi总线信号的输入输出端口。一个接脚可连接至输入数据线，所述输入数据线携载同样可用于命令的串行输入数据/地址信号si。另一接脚或多个其他接脚可连接至一或多个输出数据线，所述一或多个输出数据线携载串行输出数据信号so。另一接脚可连接至频率线，所述频率线携载串行频率信号sclk。又另一接脚可连接至控制线，所述控制线携载芯片启用或芯片选择信号cs#。亦可使用其他类型的接口，包含并行接口。特定集成电路存储器装置100上的i/o端口195可经组态以提供具有i/o数据宽度的输出数据，对于一些实例，所述i/o数据宽度可为每接口频率(例如sclk)周期并行地1个位、4个位、8个位、16个位、32个位或大于32个位。i/o接口105可包含fifo缓冲器、移位寄存器缓冲器或其他支持电路以及传输器，所述传输器用于以端口时钟速率(诸如用于spi接口的sclk速率)传输端口上的接口处所接收的数据。

在图1中所绘示的实例中，使用偏压配置状态机的控制逻辑110控制经由方块(偏压配置供应电压120)中的一或多个电压供应所产生或所提供的偏压配置供应电压(诸如读取、程序以及擦除电压)的包含页面读取的应用，以将数据自存储器阵列中的页面转移至页缓冲器，包含用于多层缓冲器结构的流水线操作的时序信号的生成。控制逻辑110耦接至页缓冲器、包含第三层级缓冲器的数据路径电路、ecc电路190以及具有ecc的存储器阵列160。

控制逻辑110及命令译码器108构成控制器，所述控制器可使用专用逻辑电路实施，所述专用逻辑电路包含状态机及支持逻辑。在替代实施例中，控制逻辑包括可实施于相同集成电路上的通用处理器，所述通用处理器执行计算机程序来控制装置的操作。在又其他实施例中，可采用专用逻辑电路与通用处理器的组合来实施控制逻辑。

控制器的命令译码器108及控制逻辑110可经组态以用于非依序页面来执行连续读取操作，使得在连续读取期间移位至随机页面地址。在本发明中所描述的实施例中，控制器响应于在输入输出接口处所接收的命令来控制存储器操作以在i/o接口处输出页面媒体流，所述存储器操作包含连续页面读取操作。连续读取操作的执行包含响应于一系列命令，所述系列包含第一命令及多个媒体流内命令，其中媒体流内命令在本发明中定义为第一命令之后的命令，并媒体流中的前述页面的输出完成之前经接收。在所描述的实施例中，第一命令包含地址以启动连续页面读取操作，且多个媒体流内命令中的至少一个媒体流内命令包含非依序地址以用于页面媒体流中的非依序页面以提供页面媒体流中的非依序页面。

图2为在读取操作期间具有可以流水线方式操作的多个层级的缓冲器锁存器的页缓冲器的电路模块的实例的电路图，诸如包含图1的第一层级缓冲器锁存器及第二层级缓冲器锁存器172的页缓冲器171。页缓冲器可包含类似于图2的多个电路模块、支持页面模式读取以及程序操作。

电路模块经组态以例如通过直接连接或通过经由译码电路的连接来可操作地耦接至位线200。位线200应用为具有数据输出端的感测电路201的输入端，所述输出端连接至第一数据输出节点data1。在此实例中感测电路201适合于与nand闪存一起使用。

电路模块包含连接至第一数据输出节点data1的第一层级缓冲器锁存器202。将具有其连接至时序信号sw的栅极的晶体管204连接为第一数据输出节点data1与第二数据输出节点data2之间的开关。第二层级缓冲器锁存器203连接至第二数据输出节点data2。将具有其连接至时序信号db的栅极的晶体管205连接为第二数据输出节点data2与图1的实例中的包含第三层级缓冲器的数据路径电路上的连接dbus206之间的开关，连接至装置的输入输出接口。连接dbus206可连接至数据总线，诸如图1的总线175或总线176。由于晶体管204可断开以分离第一层级缓冲器锁存器202与第二层级缓冲器锁存器203，来自第二层级缓冲器锁存器203的数据可经由dbus线206转移至第三层级缓冲器(例如，图1中的3_buf_a、3_buf_b)，而来自感测电路201的数据转移至第一层级缓冲器锁存器202。

此实例中的感测电路201由晶体管210连接至位线200，所述晶体管具有其连接至时序及控制信号blc的栅极。晶体管210可在读取操作期间操作为位线箝位晶体管，且将位线200连接至节点com。

包含晶体管231至晶体管234的偏压电路连接至例如在程序操作期间操作的节点com。在一些实例中在读取操作期间可关闭此电路。偏压电路响应于存储于第一层级缓冲器锁存器202中的数据值(在此实例中的1dlb)。p通道晶体管231及p通道晶体管232串联连接在偏压电压vddi与节点com之间。n通道晶体管233及n通道晶体管234串联连接在偏压电压vpw与节点com之间。晶体管232及晶体管233由时序信号c1及时序信号c2控制。晶体管231及晶体管234具有其连接至存储于第一层级缓冲器锁存器202中的数据值1dlb的栅极。

晶体管211连接于偏压电压vddi与节点com之间，所述晶体管将具有其连接至信号b2的栅极，所述信号控制时序及施加至晶体管211及节点com的电流的量值。

节点com由晶体管212连接至节点sen。晶体管212的栅极连接至信号b3。信号b3控制在节点com上电压转移至节点sen的时序。

节点sen在此实例中由n通道晶体管213连接至第一数据输出节点data，所述第一数据输出节点继而由p通道晶体管217连接至偏压电压vddi。晶体管213具有其连接至信号ps的栅极，且晶体管217具有其连接至信号p1的栅极，所述晶体管组合地可操作以控制用于读取操作的节点sen的时序及充电。

节点sen连接至n通道晶体管214的栅极。晶体管214的源连接至经组态以接收频率信号pclk的节点。晶体管214的汲极与n通道晶体管216串联连接至第一数据输出节点data1。晶体管216具有其连接至信号stb的栅极。节点sen经由电容器215连接至接收频率信号pclk的节点。

晶体管220及晶体管221提供用于第一数据输出节点data1与第一层级缓冲器锁存器202的连接的电路，以锁存节点data1上的数据或将数据自锁存器202提供至节点data1。晶体管220及晶体管221由信号l1及信号l1b控制，信号l1及信号l1b控制锁存器与节点data1的连接的时序。

晶体管222及晶体管223提供用于第二数据输出节点data2与第二层级缓冲器锁存器203的连接的电路，以锁存节点data2上的数据或将数据自锁存器203提供至节点data2。晶体管222及晶体管223由信号l2及信号l2b控制，信号l2及信号l2b控制锁存器与节点data2的连接的时序。

在操作中，所选存储器单元上的数据经由位线200自存储器阵列转移至感测电路201，所述感测电路产生用于第一数据输出节点data1上的存储器单元的数据值。基本上，节点sen响应于控制信号ps及控制信号p1而进行预充电。存取所选存储器单元，且操作晶体管210及晶体管212以将位线202连接至节点sen。接着通过控制晶体管212将节点sen与位线分隔，且所述节点保持表示感测数据值的电压。接着例如将信号plck降至接地，且操作stb信号以打开晶体管216。晶体管214基于电容器215上的电压而打开或保持关闭，进而在第一数据输出节点data1处产生电压。

操作时序信号l1及时序信号l1b以使得在第一数据输出节点data1上的数据经锁存在第一层级缓冲器锁存器202中，从而完成将数据值自存储器阵列转移至第一层级缓冲器锁存器202。

对于连续读取，晶体管204与时序信号l1、时序信号l1b、时序信号l2以及时序信号l2b协作操作，以将数据值自第一层级缓冲器锁存器202转移至第二层级缓冲器锁存器203，且在流水线方式中，可开始使用感测电路201感测下一数据值。

在下一流水线级(pipelinestage)中，控制信号l2及控制信号l2b与信号db协作操作，且所述控制信号经由线dbus206将第二层级缓冲器锁存器203中的数据值提供至数据总线，以例如存储在第三层级缓冲器中。

用于类似于图2的多层页缓冲器中的电路模块中的晶体管的控制及时序的各种信号由在控制逻辑110及命令译码器108中的时序及控制电路提供，所述命令译码器可包括在译码读取命令上调用的状态机，所述读取命令包含连续页面读取命令。

在图2中所绘示的实施例中，有两个层级的缓冲器锁存器支持单个位每单元操作。在其他实施例中，可使用各电路模块中的多个第一层级缓冲器锁存器及多个第二层级缓冲器锁存器来支持多位每单元操作。

图3为说明存储器阵列及数据路径电路的方块图，所述数据路径电路包含可操作用于如本发明所描述的具有三层级缓冲(第一层级缓冲器锁存器/第二层级缓冲器锁存器/缓冲器3_buf_a、缓冲器3_buf_b)的依序页面连续读取及非依序页面连续读取的ecc电路。此为可例如在图1的集成电路存储器装置100中采用的电路组织的实例。第三缓冲器层级可使用如上文结合图1所论述的sram及高速缓存技术来实施。

在图3中，诸如nand闪存阵列的存储器阵列300耦接至页缓冲器301。在单个读取操作期间，数据可自存储器阵列300并行移动至页缓冲器301中的第一层级缓冲器锁存器。页缓冲器301包含第二层级缓冲器锁存器，所述第二层级缓冲器锁存器包含第一集合2_buf_a(302)及第二集合2_buf_b(303)。

第一集合2_buf_a302通过数据总线304耦接至第三层级缓冲器，即缓冲器3_buf_a(311)，所述数据总线可具有与第一集合2_buf_b相同的宽度(即，页面的二分之一)，从而能够在单个周期中将数据自缓冲器2_buf_a转移至缓冲器3_buf_a。同样，第二层级缓冲器锁存器的集合2_buf_b通过数据总线305耦接至缓冲器3_buf_b(312)，所述数据总线可具有与2_buf_b相同的宽度(即，页面的二分之一)，从而能够在一个周期中将数据自第二层级缓冲器锁存器2_buf_b的第二部分转移至缓冲器3_buf_b。在一些实施例中，第二层级缓冲器锁存器可经组态于具有与第一层级缓冲器锁存器相同的宽度的单个集合中，且可包含单个缓冲器结构，而非在第三缓冲器层级的侧面上具有分离存取线的结构，如此处所说明。

如所说明，数据路径电路包含连接至缓冲器3_buf_a的总线320及连接至缓冲器3_buf_b的总线321。总线320连接至多任务器314且连接至多任务器315。同样，总线321连接至多任务器314且连接至多任务器315。多任务器314的输出由线316连接至ecc电路318。多任务器315的输出端由线317连接至i/o接口319，所述i/o接口向端口325上的寻址页面提供输出数据。数据可通过诸如字节或字符的可寻址单元在总线320及总线321上移动，所述可寻址单元可由总线320、总线321支持，以供ecc电路318使用且以供接口319在i/o端口325上的输出。ecc电路318可包含第一ecc函数电路及第二ecc函数电路，所述第二ecc函数电路可使用缓冲器2_buf_a/缓冲器2_buf_b、缓冲器3_buf_a/缓冲器3_buf_b结构替代地采用。在一些实施例中，总线320及总线321可耦接至页缓冲器及第三缓冲器层级两者的输出端。

在类似于图3的三层级缓冲系统中，可执行类似于图4中所绘示的三级非依序页面连续读取操作，从而例如能够在i/o接口上使用较高速输出频率。

图4说明用于三层级缓冲系统的非依序页面连续读取操作。图4包含两个层级。上部层级说明用于非依序页面连续读取的一系列命令。较低层级表示在非依序页面连续读取的执行期间的页缓冲器的第一层级缓冲器锁存器的操作。

在图4的实例中，通过在i/o接口处接收间隔400中的第一命令启动非依序连续读取。第一命令c1表示连续读取，且提供页面x的起始地址。响应于命令c1的译码，阵列在间隔401期间操作以读取页面x，且页面x数据在间隔402期间在第一层级缓冲器锁存器中变得可获得。在读取延迟tr之后，在此期间页面x数据自存储器阵列加载于第一层级缓冲器锁存器中，在间隔403期间使用i/o接口接收媒体流内命令c2。在此实例中，下一页面地址携载有指示页面x 1的媒体流内命令c2。前述页面为初始网页，即页面x。在间隔403期间接收媒体流内命令c2之后，操作存储器以将页面x 1的数据加载至间隔405中的第一层级缓冲器锁存器。同时，页面x的数据经由数据路径电路(例如第二层级缓冲器锁存器、缓冲器3_buf_a、缓冲器3_buf_b)移动。在第二延迟tr2使数据经由三层级数据路径电路移动之后，使用i/o电路在间隔404中接收第二媒体流内命令c3(高速缓存读取)。第二媒体流内命令c3携载非依序连续页面操作中的下一页面地址，所述下一页面地址在此实例中为页面x 2且与前述页面依序。同时，页面x 1的数据在间隔405中移动至页缓冲器的第一层级缓冲器锁存器中。在第二媒体流内命令c3之后，执行高速缓存读取操作，从而在间隔406中提供i/o接口上的页面x的数据。在间隔406结尾处，在间隔408中在i/o接口上接收下一媒体流内命令c3(高速缓存读取)，所述下一媒体流内命令包含下一地址(页面y)且输出页面x 1的数据，所述数据用在当前命令之前接收两个命令的命令来进行寻址。

在此实例中，在间隔408的高速缓存读取媒体流内命令中携载的下一地址为非依序页面y。而页面x 1的数据在接口上输出，下一页面x 2的数据在间隔407中加载至页缓冲器的第一层级缓冲器锁存器且开始穿过数据路径电路。页面y的数据在间隔409期间加载至第一层级缓冲器锁存器中。因此，下一命令c3可携载页面y 1的地址，且页面y 1的数据可在间隔411期间加载至第一层级缓冲器锁存器中。

如图4中所说明，为输出下一页面，包含下一页面地址(例如页面y 1)的下一媒体流内命令(高速缓存读取)经连续提供有在页面(例如页面x 1)媒体流中的前述页面的i/o接口上的输出。在此实例中，前述页面具有包含于多个媒体流内命令中的前述媒体流内命令中的页面地址，所述前述媒体流内命令通过一系列命令中的两个命令先于包含非依序地址的所述媒体流内命令。

此程序持续直至在间隔410中接收到第一终端命令c4为止，在高速缓存读取携载页面y 1地址的媒体流内命令之后在此实例中终止。终端媒体流内命令c4无需携载下一地址。在间隔410的时间中，输出页面y，而页面y 1保持于数据路径电路中。在此实例中，在间隔412中提供第二终端媒体流内命令c4以自缓冲器电路读取页面y 1的数据。

图4为用于利用具有类似于图3的三个缓冲器层级的数据路径电路的非依序页面连续读取的又一实施例的流水线数据流，其中可使用三个命令层级提高吞吐量。在附图中，水平轴表示时间，每一竖直层级对应于如下的特定数据移动：

0-1：主机发出且控制器接收用于第一页面的第一页面读取命令c1。

0-2：主机发出且控制器接收具有用于第二页面的地址的媒体流内连续页面读取命令c2

0-3：主机发出且控制器接收具有包含下一后续页面地址的页面地址的媒体流内连续页面读取命令c3。

1：将页数据及ecc自存储器阵列移动至页缓冲器中的第一层级缓冲器锁存器(各一半)。

2：将页面数据自第一层级缓冲器锁存器移动至页缓冲器中的第二层级缓冲器锁存器buf_2_a及缓冲器buf_2_b。

3-1：将数据自第二层级缓冲器锁存器buf_2_a中的页面的第一半移动至缓冲器buf_3_a。

3-2：将数据自第二层级缓冲器锁存器buf_2_b中的页面的第二半移动至缓冲器buf_3_b。

4-1：在缓冲器buf_3_a中应用用于误差侦测及校正的ecc逻辑。

4-2：在缓冲器buf_3_b中应用用于误差侦测及校正的ecc逻辑。

5-1：在i/o接口中将数据自缓冲器buf_3_a移动至数据路径。

5-2：在i/o接口中将数据自缓冲器buf_3_b移动至数据路径。

在此流水线流中，实施为使用状态机且支持用于装置的控制器中的逻辑，接收携载地址x的第一读取命令c1400，且接着在延迟tr之后，接收携载地址x 1的第二连续读取命令c2402。以此方式，并未存取用于页面x 1的阵列直至接收且译码命令c2402。其后，主机等待延迟tr2，且发出用于媒体流的携载下一地址的第三连续读取命令c3403。命令c3可利用命令之间的间隔tread1由主机在时间404、时间405以及时间406处再次发出，即使对于非依序地址，并获得用于媒体流的下一地址直至终止。

图5说明类似于图4的实施例的用于三层级缓冲系统的非依序页面连续读取操作的实施例的数据流。图5包含两个层级。上部层级说明用于非依序页面连续读取的一系列命令。较低层级表示页缓冲器的第一层级缓冲器锁存器在非依序页面连续读取的执行期间的操作。

在图5的实例中，非依序连续读取通过在i/o接口处在间隔500中接收第一命令而启动。第一命令c1启动连续读取，且提供页面x的起始地址。响应于命令c1的译码，操作阵列以在间隔501期间读取页面x，且页面x数据在间隔502期间在第一层级缓冲器锁存器中变得可获得。在读取延迟tr之后，在此期间页面x的数据自存储器阵列加载至页缓冲器中的第一层级缓冲器锁存器中，在间隔503期间使用i/o接口接收媒体流内命令c2。在此实例中，在存取用于序列中的下一页面的阵列之前，下一页面地址携载有指示页面x 1的媒体流内命令c2。在间隔503期间接收媒体流内命令c2之后，操作存储器以在间隔505中将页面x 1的数据加载至第一层级缓冲器锁存器中。同时，页面x的数据经由数据路径电路(例如缓冲器buf_2_a、缓冲器buf_2_b、缓冲器buf_3_a、缓冲器buf_3_b)移动。在第二延迟tr2使数据经由三层级数据路径电路移动之后，在间隔504中使用i/o电路接收第二媒体流内命令c3(高速缓存读取)。第二媒体流内命令c3携载在连续页面操作中的下一页面地址，所述下一页面地址在此实例中为页面x 2且与前述页面依序。同时，页面x 1的数据在间隔505中移动至第一层级缓冲器锁存器中。在第二媒体流内命令c3之后，执行高速缓存读取操作，从而在间隔506中提供i/o接口上的页面x的数据。在间隔506的结尾，在存取用于序列中的下一页面的阵列之前，在间隔508中在i/o接口上接收下一媒体流内命令c3(高速缓存读取)，所述下一媒体流内命令包含下一地址(页面y)，且开始输出页面x 1的数据，所述页面x 1的数据用在当前命令之前在间隔503处接收两个命令的命令来寻址。

在此实例中，在间隔508的高速缓存读取媒体流内命令中携载的下一地址为非依序页面y。在接口上输出页面x 1的数据时，下一页面x 2的数据在间隔507中加载至第一层级缓冲器锁存器中且开始穿过数据路径电路。页面y的数据在间隔509期间加载至第一层级缓冲器锁存器中。因此，下一命令c3可携载页面y 1的地址，且页面y 1的数据可在间隔511期间加载至第一层级缓冲器锁存器中。

如图5中所说明，在页面输出之间，包含下一页面地址(例如页面y 1)的下一媒体流内命令c3(高速缓存读取)经连续提供有在页面(例如页面x 1)媒体流中的前述页面(通过两个页面)的i/o接口上的输出。在此实例中，前述页面具有包含于多个媒体流内命令中的前述媒体流内命令中的页面地址，所述前述媒体流内命令通过一系列命令中的两个命令先于包含非依序地址的媒体流内命令。

继续此程序直至接收到第一终端命令(未绘示)。

图6为说明存储器阵列及数据路径电路的方块图，所述数据路径电路包含可操作用于快速连续读取操作的ecc电路，所述快速连续读取操作包含具有三层级缓冲(第一层级缓冲器锁存器/第二层级缓冲器锁存器2_buf_a、缓冲器2_buf_b/缓冲器3_buf_a、缓冲器3_buf_b)的依序读取及非依序读取。此为可例如在图1的集成电路存储器装置100中采用的电路组织的另一实例。第三缓冲器层级可使用如上文结合图1所论述的sram及高速缓存技术来实施。

在图6中，诸如nand闪存阵列的存储器阵列600耦接至页缓冲器601。在单个读取操作期间，数据可自存储器阵列600并行移动至页缓冲器601中的第一层级缓冲器锁存器。数据可在单个并行操作中或在数据转移的其他组合中自页缓冲器601的第一层级缓冲器锁存器移动至第二层级缓冲器锁存器。第二层级缓冲器锁存器在此实例中具有第一部分及第二部分，所述第一部分及第二部分包含第二层级缓冲器锁存器2_buf_a(606)的第一集合及第二层级缓冲器锁存器2_buf_b(607)的第二集合。

第二层级缓冲器锁存器的第一集合及第二集合耦接至在此实例中包含两个部分的第三层级缓冲器、缓冲器3_buf_a、缓冲器3_buf_b。在此实例中，由数据路径608连接缓冲器3_buf_a(611)，所述数据路径608可具有与第二层级缓冲器锁存器的第一集合相同的宽度(例如，页面加ecc的一半)，使得在单个周期中数据自缓冲器2_buf_a转移至缓冲器3_buf_a。同样地，第二层级缓冲器锁存器2_buf_b的第二集合由数据路径609耦接至缓冲器3_buf_b(612)，所述数据路径609可具有相同宽度(例如，页面加ecc的一半)，使得在一个周期中能够将数据自缓冲器2_buf_b转移至缓冲器3_buf_b。此外，第三缓冲器层级的实施例可包含大于两个部分。

如所说明，数据路径电路包含连接至缓冲器3_buf_a的总线620及连接至缓冲器3_buf_b的总线621。总线620连接至多任务器614且连接至多任务器615。同样，总线621连接至多任务器614且连接至多任务器615。数据可通过诸如字节或字符的总线宽度z可寻址单元而在总线620及总线621上移动，所述可寻址单元可由总线620、总线621支持，以供ecc电路618及ecc电路630使用，以供在i/o端口625上由接口619输出。

多任务器614的输出端由线616连接至包含电路618的ecc电路，所述电路618用于诸如伴随式(syndrome)计算及密钥计算的第一ecc函数ecc1及用于诸如陈氏寻根法的第二ecc函数ecc2。

缓冲器数据总线系统在此实例中含有具有总线宽度z的总线系统，所述缓冲器数据总线系统可操作以将所述ecc电路连接至第三缓冲器层级的第一部分及第二部分中的每一者以执行第一ecc函数，且可操作以将用于第二ecc函数的第三缓冲器层级(经由组合逻辑)的第一部分及第二部分中的每一者连接至的输入输出接口。第一ecc函数包含在第三缓冲器层级的第一部分及第二部分中的所选一者中依序对数据上具有宽度z的数据进行操作，且第二ecc函数包含修改自第三缓冲器层级的第一部分及第二部分中的所选一者传输至所说明实例中的输入输出接口的具有宽度z的数据。

多任务器615的输出端由线629连接至组合逻辑631，所述组合逻辑具有由线632连接至i/o接口619的输出端。组合逻辑631的第二输入包含来自电路630中的第二ecc函数ecc2的误差校正数据。组合逻辑可包括逻辑门，所述逻辑门将总线621上的数据与误差校正数据组合以提供线632上的误差经校正数据。

图7为说明存储器阵列及数据路径电路的方块图，所述数据路径电路包含可操作用于快速连续读取操作的ecc电路，所述快速连续读取操作包含具有三层级缓冲(第一层级缓冲器锁存器/第二层级缓冲器锁存器2_buf_a、缓冲器2_buf_b/缓冲器3_buf_a、缓冲器3_buf_b)的依序读取及非依序读取。此为可例如在图1的集成电路存储器装置100中采用的电路组织的另一实例，所述实例具有用于提供对第二层级缓冲器锁存器的存取的替代配置，所述替代配置可灵活性使用除本发明所描述的拆分(split)ecc设定之外的许多设定。第三缓冲器层级可使用如上文结合图1所论述的sram及高速缓存技术来实施。

在图7中，诸如nand闪存阵列的存储器阵列700耦接至页缓冲器701。在单个读取操作期间，数据可自存储器阵列700并行移动至页缓冲器701中的第一层级缓冲器锁存器。数据可在单个并列操作中或在数据转移的其他组合中自页缓冲器701的第一层级缓冲器锁存器移动至第二层级缓冲器锁存器。第二层级缓冲器锁存器在此实例中具有第一部分及第二部分，所述第一部分及第二部分包含第二层级缓冲器锁存器2_buf_a(706)的第一集合及第二层级缓冲器锁存器2_buf_b(707)的第二集合。

在图7中所绘示的实施例中，第二层级缓冲器锁存器2_buf_a/缓冲器2_buf_b706、缓冲器2_buf_b707的第一集合及第二集合连接至多任务器801，所述多任务器801的输出端由线802连接至第一ecc函数电路803。此外，第三层级缓冲器3_buf_a/缓冲器3_buf_b的第一部分711及第二部分712分别通过线810及线811连接至多任务器815，所述多任务器的输出在线816上提供至组合逻辑820，所述组合逻辑的输出端由线821连接至接口719。

ecc电路包含第一ecc函数电路803及第二ecc函数电路804。第一ecc函数电路803可在装置上的控制器中的状态机或其他控制逻辑的控制下使用第二层级缓冲器锁存器2_buf_a/缓冲器2_buf_b替代地采用以产生校正数据。第二ecc函数电路804耦接至组合逻辑820以提供自第三层级缓冲器的对应部分传输至接口的用于与相应页面组合的校正数据。使用类似于如图7的结构，可针对操作的第一部分使用第二层级缓冲器且针对操作的最终部分使用第三层级缓冲器来拆分ecc操作。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。