闪存的数据保持力测试方法与流程

1.本发明涉及一种半导体集成电路制造方法，特别是涉及一种闪存的数据保持力(data retention)测试方法。


背景技术：

2.数据保持性力是指，存储芯片在各种应力作用下保持原有数据的能力。
3.在闪存中，浮栅(floating gate，fg)是用来存储数据的介质，其数据保持能力主要包括“0”失效和“1”失效两种。状态“0”表示编程(program)状态，状态“1”表示擦除(erase)状态，
4.在强program和强erase状态下floating gate中存储的电荷较多，少量电荷溢出对沟道状态的影响很小，无法灵敏监测，导致难以评价存储芯片的数据保持能力水平或差异。
5.闪存的存储阵列由多个存储单元行列排列而成，各所述存储单元在编程时在编程电压的作用下会在各所述存储单元的浮栅中注入电子。
6.通常，所述存储单元的编程采用源端热电子注入编程，现说明如下：
7.如图1所示，是现有闪存的存储单元的结构图；
8.所述存储单元采用双分离栅结构。
9.所述闪存的存储阵列为nor型。
10.所述存储单元包括第一源漏区107、第一栅极结构101、第二栅极结构102、第三栅极结构103和第二源漏区108。
11.所述第一栅极结构101包括第一隧穿栅介质层、第一浮栅104a、第一控制栅105a介b质层，第一控制栅105a。
12.所述第二栅介质层包括栅介质层和栅极导电材料层106。
13.所述第三栅极结构103包括第二隧穿栅介质层、第二浮栅104b、第二控制栅105b介质层，第二控制栅105b。
14.所述第一栅极结构101、所述第二栅极结构102和所述第三栅极结构103覆盖在沟道区的表面并分别控制所述沟道区的第一部分、第二部分和第三部分。
15.所述第一栅极结构101和所述第三栅极结构103对称设置在所述第二栅极结构102两侧。
16.所述第一源漏区107和所述第二源漏区108对称设置在所述沟道区的两侧。
17.所述第一浮栅104a作为所述存储单元的第一存储位，所述第二浮栅104b作为所述存储单元的第二存储位。
18.通常，所述存储单元为采用n型器件结构，所述沟道区为p型掺杂；所述第一源漏区107和所述第二源漏区108都为n型重掺杂。
19.所述第一浮栅104a、所述第一控制栅105a、所述栅极导电材料层106、所述第二浮栅104b和所述第二控制栅105b的材料都为多晶硅。图1中，所述第一浮栅104a和所述第二浮
栅104b也标了标记fg，所述第一控制栅105a和所述第二控制栅105b也标了标记cg，所述栅极导电材料层106也标了标记wl即字线。
20.所述第一隧穿栅介质层、所述栅介质层和所述第二隧穿栅介质层的材料都为氧化层；所述第一控制栅105a介质层和所述第二控制栅105b介质层的材料为氧化层或氮化层。
21.对所述第一存储位进行编程时：
22.所述栅极导电材料层106连接使所述沟道区的第一部分导通的电压，图1中显示所述栅极导电材料层106连接到字线电压vwl，大小为1.4v，即vwl＝1.4v。
23.所述第二控制栅105b连接使所述沟道区的第三部分导通的电压；图1中显示所述第二控制栅105b连接到控制栅电压vcgl，大小为6.0v，即vcgl＝6.0v。
24.所述第一源漏区107连接编程位线电压；图1中显示所述第一源漏区107连接到位线电压vbl0，大小为4.9v，即vbl0＝4.9v。
25.所述第二源漏区108连接编程源极电流idp，大小为2ua，即idp＝2ua。
26.所述第一控制栅105a连接编程控制栅电压。图1中显示所述第一控制栅105a连接到控制栅电压vcg0，大小为9.0v，即vcg0＝9.0v；由于是对第一存储位进行编程，故控制栅电压vcg0即为编程控制栅电压。
27.由图1可以看出，编程时编程电流ipgm会从第一源漏区107通过沟道流向第二源漏区108，电子流动方向则相反，其中电子在第一浮栅104a的靠近第二源漏区108的一侧时，会通过热电子注入方式注入到所述第一浮栅104a中实现编程。图1中，所示的编程时正常工作时的编程，这是一种强编程，这种状态下无法对存储单元的数据保持力进行灵敏测试。
28.对所述第二存储位进行编程时电连接关系和对所述第一存储位进行编程正好对称。


技术实现要素：

29.本发明所要解决的技术问题是提供一种闪存的数据保持力测试方法，能实现对强编程的闪存数据保持力进行灵敏检测。
30.为解决上述技术问题，本发明提供的闪存的数据保持力测试方法中，闪存的存储阵列由多个存储单元行列排列而成，各所述存储单元在编程时在编程电压的作用下会在各所述存储单元的浮栅中注入电子；所述闪存的编程数据保持力测试包括如下步骤：
31.步骤一、选定多个存储单元，对多个所述存储单元进行弱编程，所述弱编程对应的弱编程电压小于所述编程电压，所述弱编程电压使得所述弱编程后的所述存储单元的浮栅中注入的电子数量小于所述编程后的所述存储单元的浮栅中注入的电子数量。
32.步骤二、测量经过所述弱编程后的各所述存储单元的第一单元电流，各所述存储单元的第一单元电流具有分散性。
33.步骤三、对所述弱编程后的各所述存储单元进行用于性能退化的应力作用。
34.步骤四、测量经过所述应力作用的各所述存储单元的第二单元电流。
35.步骤五、计算各所述存储单元对应的第二单元电流和第一单元电流的差值并作为单元电流增加值。
36.步骤六、以各所述存储单元的所述第一单元电流为x值，以各所述存储单元的所述单元电流增加值为y值，进行x值和y值的曲线拟合并将拟合结果作为编程数据保持力的测
试结果。
37.进一步的改进是，步骤六中，y值和x值呈线性关系，所述拟合结果为拟合曲线的斜率。
38.进一步的改进是，所述存储单元的编程采用源端热电子注入编程。
39.进一步的改进是，所述存储单元采用双分离栅结构。
40.进一步的改进是，所述闪存的存储阵列为nor型。
41.进一步的改进是，步骤一中，以扇区(sector)为单位选定的所述存储单元。
42.进一步的改进是，所述存储单元包括第一源漏区、第一栅极结构、第二栅极结构、第三栅极结构和第二源漏区。
43.所述第一栅极结构包括第一隧穿栅介质层、第一浮栅、第一控制栅介质层，第一控制栅。
44.所述第二栅介质层包括栅介质层和栅极导电材料层。
45.所述第三栅极结构包括第二隧穿栅介质层、第二浮栅、第二控制栅介质层，第二控制栅。
46.所述第一栅极结构、所述第二栅极结构和所述第三栅极结构覆盖在沟道区的表面并分别控制所述沟道区的第一部分、第二部分和第三部分。
47.所述第一栅极结构和所述第三栅极结构对称设置在所述第二栅极结构两侧。
48.所述第一源漏区和所述第二源漏区对称设置在所述沟道区的两侧。
49.所述第一浮栅作为所述存储单元的第一存储位，所述第二浮栅作为所述存储单元的第二存储位。
50.进一步的改进是，所述沟道区为p型掺杂；所述第一源漏区和所述第二源漏区都为n型重掺杂。
51.进一步的改进是，所述第一浮栅、所述第一控制栅、所述栅极导电材料层、所述第二浮栅和所述第二控制栅的材料都为多晶硅。
52.进一步的改进是，所述第一隧穿栅介质层、所述栅介质层和所述第二隧穿栅介质层的材料都为氧化层；所述第一控制栅介质层和所述第二控制栅介质层的材料为氧化层或氮化层。
53.进一步的改进是，对所述第一存储位进行编程时，所述栅极导电材料层连接使所述沟道区的第一部分导通的电压，所述第二控制栅连接使所述沟道区的第三部分导通的电压；所述第一源漏区连接编程位线电压，所述第二源漏区连接编程源极电流，所述第一控制栅连接编程控制栅电压。
54.对所述第二存储位进行编程时电连接关系和对所述第一存储位进行编程正好对称。
55.进一步的改进是，各所述存储单元在编程状态时，不同的所述存储单元的第一单元电流不具有分散性，无法在编程状态下得到各所述存储单元的编程数据保持力的测试结果。
56.进一步的改进是，所述拟合曲线的斜率越小，对应的所述存储单元的编程数据保持力越好。
57.进一步的改进是，步骤三中的所述应力作用包括热烘烤。
58.进一步的改进是，步骤三中，所述热烘烤的时间包括72小时以上。
59.和现有技术中由于强编程的闪存的存储单元的注入电子较多，测试时少量电荷溢出对沟道状态的影响很小无法灵敏监测不同，本发明并不需要在存储单元的编程即强编程状态下进行数据保持能力测试，而是通过对存储单元进行弱编程，利用弱编程时同一闪存上的各存储单元之间的第一单元电流具有分散性的特点，结合对存储单元的应力作用以及应力作用后测试的第二单元电流，通过第二单元电流和第一单元电流的差值和第一单元电流进行拟合就能得到数据保持力的测试结果，所以本发明能实现对强编程的闪存数据保持力进行灵敏检测，能很好的评价闪存芯片的数据保持能力水平或差异。
附图说明
60.下面结合附图和具体实施方式对本发明作进一步详细的说明：
61.图1是现有闪存的存储单元的结构图；
62.图2是本发明实施例闪存的数据保持力测试方法的流程图；
63.图3a是本发明实施例闪存的数据保持力测试方法得到的第一条拟合曲线；
64.图3b是图3a中的方框202处的放大图；
65.图3c是本发明实施例闪存的数据保持力测试方法得到的第二条拟合曲线。
具体实施方式
66.如图2所示，是本发明实施例闪存的数据保持力数据保持力测试方法的流程图；本发明实施例闪存的数据保持力测试方法中，闪存的存储阵列由多个存储单元行列排列而成，各所述存储单元在编程时在编程电压的作用下会在各所述存储单元的浮栅中注入电子。
67.本发明实施例中，所述存储单元的编程采用源端热电子注入编程。
68.所述存储单元结构也请参考图1所示，所述存储单元采用双分离栅结构。
69.所述闪存的存储阵列为nor型。
70.所述存储单元包括第一源漏区107、第一栅极结构101、第二栅极结构102、第三栅极结构103和第二源漏区108。
71.所述第一栅极结构101包括第一隧穿栅介质层、第一浮栅104a、第一控制栅105a介b质层，第一控制栅105a。
72.所述第二栅介质层包括栅介质层和栅极导电材料层106。
73.所述第三栅极结构103包括第二隧穿栅介质层、第二浮栅104b、第二控制栅105b介质层，第二控制栅105b。
74.所述第一栅极结构101、所述第二栅极结构102和所述第三栅极结构103覆盖在沟道区的表面并分别控制所述沟道区的第一部分、第二部分和第三部分。
75.所述第一栅极结构101和所述第三栅极结构103对称设置在所述第二栅极结构102两侧。
76.所述第一源漏区107和所述第二源漏区108对称设置在所述沟道区的两侧。
77.所述第一浮栅104a作为所述存储单元的第一存储位，所述第二浮栅104b作为所述存储单元的第二存储位。
78.通常，所述存储单元为采用n型器件结构，所述沟道区为p型掺杂；所述第一源漏区107和所述第二源漏区108都为n型重掺杂。
79.较佳为，所述第一浮栅104a、所述第一控制栅105a、所述栅极导电材料层106、所述第二浮栅104b和所述第二控制栅105b的材料都为多晶硅。
80.所述第一隧穿栅介质层、所述栅介质层和所述第二隧穿栅介质层的材料都为氧化层；所述第一控制栅105a介质层和所述第二控制栅105b介质层的材料为氧化层或氮化层。
81.对所述第一存储位进行编程时：
82.所述栅极导电材料层106连接使所述沟道区的第一部分导通的电压，图1中显示所述栅极导电材料层106连接到字线电压vwl，大小为1.4v，即vwl＝1.4v。
83.所述第二控制栅105b连接使所述沟道区的第三部分导通的电压；图1中显示所述第二控制栅105b连接到控制栅电压vcgl，大小为6.0v，即vcgl＝6.0v。
84.所述第一源漏区107连接编程位线电压；图1中显示所述第一源漏区107连接到位线电压vbl0，大小为4.9v，即vbl0＝4.9v。
85.所述第二源漏区108连接编程源极电流idp，大小为2ua，即idp＝2ua。
86.所述第一控制栅105a连接编程控制栅电压。图1中显示所述第一控制栅105a连接到控制栅电压vcg0，大小为9.0v，即vcg0＝9.0v；由于是对第一存储位进行编程，故控制栅电压vcg0即为编程控制栅电压。
87.由图1可以看出，编程时编程电流ipgm会从第一源漏区107通过沟道流向第二源漏区108，电子流动方向则相反，其中电子在第一浮栅104a的靠近第二源漏区108的一侧时，会通过热电子注入方式注入到所述第一浮栅104a中实现编程。图1中，所示的编程时正常工作时的编程，这是一种强编程，这种状态下无法对存储单元的数据保持力进行灵敏测试。
88.对所述第二存储位进行编程时电连接关系和对所述第一存储位进行编程正好对称。
89.所述闪存的编程数据保持力测试包括如下步骤：
90.步骤一、选定多个存储单元，对多个所述存储单元进行弱编程，所述弱编程对应的弱编程电压小于所述编程电压，所述弱编程电压使得所述弱编程后的所述存储单元的浮栅中注入的电子数量小于所述编程后的所述存储单元的浮栅中注入的电子数量。
91.本发明实施例中，以扇区为单位选定的所述存储单元。
92.请和图1的强编程进行对比参考，本发明实施例的所述弱编程中，弱编程电压主要是指位线电压vbl0和控制栅电压vcg0，将位线电压vbl0和控制栅电压vcg0降低即可实现弱编程，例如将位线电压vbl0降低到4.6v以及将控制栅电压vcg0降低到8.5v。
93.步骤二、测量经过所述弱编程后的各所述存储单元的第一单元电流，各所述存储单元的第一单元电流具有分散性。
94.步骤三、对所述弱编程后的各所述存储单元进行用于性能退化的应力作用。
95.所述应力作用包括热烘烤。较佳为，所述热烘烤的时间包括72小时以上。
96.步骤四、测量经过所述应力作用的各所述存储单元的第二单元电流。
97.步骤五、计算各所述存储单元对应的第二单元电流和第一单元电流的差值并作为单元电流增加值。
98.步骤六、以各所述存储单元的所述第一单元电流为x值，以各所述存储单元的所述
单元电流增加值为y值，进行x值和y值的曲线拟合并将拟合结果作为编程数据保持力的测试结果。
99.本发明实施例中，y值和x值呈线性关系，所述拟合结果为拟合曲线的斜率。
100.如图3a所示，是本发明实施例闪存的数据保持力测试方法得到的第一条拟合曲线201，曲线201的横坐标为x值，可以看到，在弱编程下，各所述存储单元的第一单元电流具有分散性；曲线201对应的纵坐标为y值，可以看出，曲线201对应的拟合方程式为：y＝0.6481 1.466*x。斜率1.466就为拟合结果。
101.各所述存储单元在编程状态时，不同的所述存储单元的第一单元电流不具有分散性，无法在编程状态下得到各所述存储单元的编程数据保持力的测试结果。如图3b所示，是图3a中的方框202处的放大图，图3b中，虚线框203处为在编程状态下得到各所述存储单元的第一单元电流，可见，各编程状态下的各所述存储单元的第一单元电流基本相等且是最小值也即存储单元对应的存储位会使沟道断开，从使得第一单元电流最小。
102.本发明实施例中，所述拟合曲线的斜率越小，对应的所述存储单元的编程数据保持力越好。如图3c所示，是本发明实施例闪存的数据保持力测试方法得到的第二条拟合曲线201a，曲线201a的对应的拟合方程式为：y＝0.017 0.1274*x。斜率0.1274就为拟合结果，小于曲线201的斜率1.466，故曲线201a对应的闪存的数据保持力更好。
103.和现有技术中由于强编程的闪存的存储单元的注入电子较多，测试时少量电荷溢出对沟道状态的影响很小无法灵敏监测不同，本发明实施例并不需要在存储单元的编程即强编程状态下进行数据保持能力测试，而是通过对存储单元进行弱编程，利用弱编程时同一闪存上的各存储单元之间的第一单元电流具有分散性的特点，结合对存储单元的应力作用以及应力作用后测试的第二单元电流，通过第二单元电流和第一单元电流的差值和第一单元电流进行拟合就能得到数据保持力的测试结果，所以本发明实施例能实现对强编程的闪存数据保持力进行灵敏检测，能很好的评价闪存芯片的数据保持能力水平或差异。
104.以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。