输出控制电路及包括其的半导体装置的制作方法

输出控制电路及包括其的半导体装置
1.相关申请的交叉引用
2.本申请要求2019年10月16日向韩国知识产权局提交的申请号为10-2019-0128268的韩国专利申请的优先权，其整体内容通过引用合并于此。
技术领域
3.各种实施方式总体上涉及半导体电路，更具体地，涉及输出控制电路及包括所述输出控制电路的半导体装置。


背景技术：

4.随着半导体装置的运行速度的加快，半导体装置的数据输出特性在读取操作(即，数据输出操作)期间由于数据输出路径的不稳定电压电平而劣化。


技术实现要素：

5.在一个实施方式中，一种半导体装置可以包括：数据输出路径，其连接到数据输入/输出焊盘并且被配置成根据读取命令而输出读取数据，其中包括在数据输出路径中的至少一个电路配置被配置成在读取命令已被生成的时间点与读取数据通过数据输出路径被输出的时间点之间的间隔中执行至少一次转变其自身的输出信号的预转变操作。
6.在一个实施方式中，一种输出控制电路可以包括数据输入/输出焊盘和连接到数据输入/输出焊盘的数据输出路径。输出控制电路可以在其中数据输入/输出焊盘的电压电平已被固定的状态下，在执行通过数据输入/输出焊盘输出数据之前的时刻，执行将数据输出路径的电路配置中的至少一个电路配置的输出信号进行转变的预转变操作。
7.在一个实施方式中，一种半导体装置可以包括：主驱动器，其被配置成向数据输入/输出焊盘输出通过驱动输入信号而生成的读取数据，并且根据数据输出断开信号而固定读取数据的电压电平。半导体装置还可以包括多路复用电路，其被配置成对数据进行多路复用以提供多路复用数据作为主驱动器的输入信号，并且根据基于数据输出断开信号而生成的经校正的数据输出断开信号来对主驱动器的输入信号执行预转变操作。预转变操作可以是在读取命令已被生成的时间点与读取数据被输出的时间点之间的间隔中将主驱动器的输入信号转变至少一次的操作。
附图说明
8.图1是示出根据一个实施方式的半导体装置的配置的示图。
9.图2是示出图1的数据输出路径的配置的示图。
10.图3是示出图2的多路复用电路的配置的示图。
11.图4是示出图3的第一多路复用器的配置的示图。
12.图5是示出图3的第二多路复用器的配置的示图。
13.图6是示出图2的主驱动器的配置的示图。
14.图7是用于说明根据一个实施方式的预转变实现方法的示图。
具体实施方式
15.在下文中，将参照附图更详细地描述输出控制电路和包括所述输出控制电路的半导体装置。本文中描述了能够改善数据输出特性的输出控制电路和包括所述输出控制电路的半导体装置。
16.图1是示出根据一个实施方式的半导体装置1的配置的示图。
17.参照图1，半导体装置1可以包括存储器区域10、输入/输出端子20、控制电路30和数据输入/输出路径40。
18.存储器区域10可以包括易失性存储器和/或非易失性存储器。
19.易失性存储器可以包括静态ram(sram)、动态ram(dram)和同步dram(sdram)。
20.非易失性存储器可以包括只读存储器(rom)、可编程rom(prom)、电可擦除可编程rom(eeprom)、电可编程rom(eprom)、快闪存储器、相变ram(pram)、磁性ram(mram)、电阻式ram(rram)、铁电ram(fram)等。
21.输入/输出端子20可以包括命令和地址焊盘c/a以及数据输入/输出焊盘dq。
22.控制电路30可以通过输入/输出端子20接收外部时钟信号clk，并且向半导体装置1中的其他部件提供所接收的外部时钟信号clk。
23.控制电路30可以生成与数据输入/输出相关的控制信号ctrl。
24.外部设备可以是主机设备，诸如中央处理单元(cpu)、图形处理单元(gpu)、多媒体处理器(mmp)、数字信号处理器(dsp)、应用程序处理器(ap)和存储器控制器。此外，外部设备可以是用于测试半导体装置1的测试设备。
25.控制电路30可以包括用于对通过命令和地址焊盘c/a输入的命令和地址进行解码的解码器、用于对包括测试模式的各种操作模式进行设定的模式寄存器组以及控制逻辑。
26.数据输入/输出路径40可以包括由籍其将数据从存储器区域10传送到输入/输出端子20的电路组成的数据输出路径41，以及由籍其将数据从输入/输出端子20传送到存储器区域10的电路组成的数据输入路径42。
27.根据该实施方式的数据输出路径41可以在通过输入/输出端子20的数据输入/输出焊盘dq执行数据输出之前的定时处将数据输入/输出焊盘dq之前的路径的输出信号进行预转变。
28.预转变可以在重复低-高电平间隔的模式或者重复高-低电平间隔的模式下执行。
29.低电平间隔可以指示其中逻辑值是“0”的间隔，而高电平间隔可以指示其中逻辑值是“1”的间隔。
30.在该实施方式中，数据输入/输出焊盘dq的电压电平可以在预转变操作间隔期间基本上维持在预定电平，而与预转变操作无关。
31.图2是示出图1的数据输出路径41的配置的示图。
32.参照图2，图1的数据输出路径41可以包括多路复用电路100、预驱动器300和主驱动器500。
33.多路复用电路100可以根据控制信号ctrl而通过对从存储器区域10输出的数据d<0:15>进行多路复用来生成多路复用数据mxout。
34.控制信号ctrl可以包括多个信号，例如doff、pout1b、pout3、pout3b、pout2、pout2b、rdclken、entga<1:4>和entgb<1:4>。
35.pout1b、pout3、pout3b、pout2和pout2b可以是内部时钟信号。
36.内部时钟信号pout1b、pout3、pout3b、pout2和pout2b可以通过对要参照图3描述的外部时钟信号clk进行分频(例如，8分频)来生成。
37.pout1b可以在最早的定时处生成，并且pout3、pout3b、pout2和pout2b可以基于pout1b而在预定的定时处生成。
38.pout3b可以具有与pout3相反的相位并且pout2b可以具有与pout2相反的相位。
39.doff可以用作数据输出断开信号。
40.rdclken可以用作用于控制pout1b、pout3、pout3b、pout2和pout2b的激活的时钟使能信号。
41.entga<1:4>和entgb<1:4>可以用作用于控制图3的第一多路复用器201至第四多路复用器204的预转变操作的信号。
42.entga1和entgb1是用于控制第一多路复用器201的预转变操作的信号并且在下文中将被称为第一预转变控制信号。
43.entga2和entgb2是用于控制第二多路复用器202的预转变操作的信号并且在下文中将被称为第二预转变控制信号。
44.entga3和entgb3是用于控制第三多路复用器203的预转变操作的信号并且在下文中将被称为第三预转变控制信号。
45.entga4和entgb4是用于控制第四多路复用器204的预转变操作的信号并且在下文中将被称为第四预转变控制信号。
46.第一预转变控制信号至第四预转变控制信号entga<1:4>和entgb<1:4>可以通过控制电路30的模式寄存器组被设定为期望的值。
47.预驱动器300可以通过驱动多路复用数据mmxout生成初级读取数据ddqpre。
48.主驱动器500可以通过数据输入/输出焊盘dq输出通过驱动初级读取数据dqpre而生成的读取数据。
49.主驱动器500可以根据控制信号ctrl来将读取数据的电平固定到预定电平，而与初级读取数据dqpre的电平无关。
50.该实施方式是将在构成数据输出路径41的电路配置之中的、直接连接到数据输入/输出焊盘dq的最终电路配置之前的电路中的至少一个电路的输出电平进行预转变的示例。
51.在直接连接到数据输入/输出焊盘dq的最终电路配置之前的电路中的至少一个电路的输出电平正被预转变的同时，数据输入/输出焊盘dq的电压电平可以基本上维持在预定电平，而与预转变操作无关。
52.图3是示出图2的多路复用电路100的配置的示图。
53.参照图3，多路复用电路100可以包括多个初级多路复用器和主多路复用器。
54.多个初级多路复用器可以根据控制信号ctrl而将输入到其的一些数据位进行多路复用，并且输出多路复用数据位。
55.在多个初级多路复用器中，一些初级多路复用器的输出电平和剩余的初级多路复
用器的输出电平可以根据控制信号ctrl而被不同地设定。
56.主多路复用器可以对多个初级多路复用器的输出进行多路复用并输出。
57.主多路复用器可以允许其自身的输出信号具有根据多个初级多路复用器的输出信号的预转变间隔。
58.多个初级多路复用器可以包括第一多路复用器201至第四多路复用器204。
59.主多路复用器可以包括第五多路复用器205。
60.第一多路复用器201至第四多路复用器204可以被彼此相同地配置。
61.第一多路复用器201至第四多路复用器204中的每个可以根据控制信号ctrl而对输入到其的数据d<0:15>的一些数据位进行多路复用，并且输出多路复用数据位。
62.第一多路复用器201至第四多路复用器204可以共同接收控制信号ctrl之中的doff、pout1b、pout3、pout3b、pout2、pout2b和rdclken。
63.在控制信号ctrl之中，entga1和entgb1可以被输入到第一多路复用器201，entga2和entgb2可以被输入到第二多路复用器202，entga3和entgb3可以被输入到第三多路复用器203，并且entga4和entgb4可以被输入到第四多路复用器204。
64.第一多路复用器201至第四多路复用器204可以被彼此相同地配置。
65.第一多路复用器201至第四多路复用器204中的每个可以由4:2mux组成。
66.第一多路复用器201可以根据控制信号ctrl而通过对作为数据d<0:15>的一部分的第一数据进行多路复用来生成第一初级多路复用数据mx<1:2>。
67.第二多路复用器202可以根据控制信号ctrl而通过对作为数据d<0:15>的另一部分的第二数据进行多路复用来生成第二初级多路复用数据mx<3:4>。
68.第三多路复用器203可以根据控制信号ctrl而通过作为数据d<0:15>的又一部分的第三数据进行多路复用来生成第三初级多路复用数据mx<5:6>。
69.第四多路复用器204可以根据控制信号ctrl而通过作为数据d<0:15>的再一部分的第四数据进行多路复用来生成第四初级多路复用数据mx<7:8>。
70.第五多路复用器205可以根据外部时钟信号clk而通过对第一初级多路复用数据mx<1:2>、第二初级多路复用数据mx<3:4>、第三初级多路复用数据mx<5:6>和第四初级多路复用数据mx<7:8>进行多路复用来生成多路复用数据mxout。
71.外部时钟信号clk可以具有与控制信号ctrl中包括内部时钟信号pout1b、pout3、pout3b、pout2和pout2b的频率不同的频率。
72.第五多路复用器205可以由8:1mux组成。
73.图4是示出图3的第一多路复用器201的配置的示图。
74.参照图4，第一多路复用器201可以包括多路复用逻辑电路210、输出控制逻辑电路220、转变预处理逻辑电路230和控制信号生成逻辑电路240。
75.多路复用逻辑电路210可以根据内部时钟信号pout3、pout3b、pout2和pout2b而选择性地输出第一数据，例如da至dd。
76.多路复用逻辑电路210可以包括多个逻辑门，例如第一逻辑门211至第四逻辑门214。
77.第一逻辑门211可以响应于内部时钟信号pout2的上升沿而将数据d1反相并输出。
78.第二逻辑门212可以响应于内部时钟信号pout3的上升沿而将数据d5反相并输出。
79.第三逻辑门213可以响应于内部时钟信号pout2的上升沿而将数据d3反相并输出。
80.第四逻辑门214可以响应于内部时钟信号pout3的上升沿而将数据d7反相并输出。
81.输出控制逻辑电路220可以响应于多路复用逻辑电路210的输出信号和经校正的数据输出断开信号doff_sumb而生成第一初级多路复用数据mx<1:2>。
82.当经校正的数据输出断开信号doff_sumb处于第一电平(例如，低电平)时，输出控制逻辑电路220可以将第一初级多路复用数据mx<1:2>的电平固定到第二电平(例如，高电平)，而与多路复用逻辑电路210的输出信号的电平无关。
83.当经校正的数据输出断开信号doff_sumb处于第二电平(例如，高电平)时，输出控制逻辑电路220可以将多路复用逻辑电路210的输出信号反相并且输出第一初级多路复用数据mx<1:2>。
84.输出控制逻辑电路220可以包括多个逻辑门，例如第一逻辑门221和第二逻辑门222。
85.第一逻辑门221可以对多路复用逻辑电路210的输出信号中的一个输出信号和经校正的数据输出断开信号doff_sumb执行nand运算，并且输出经nand运算的信号。
86.第二逻辑门222可以对多路复用逻辑电路210的输出信号中的另一输出信号和经校正的数据输出断开信号doff_sumb执行nand运算，并且输出经nand运算的信号。
87.转变预处理逻辑电路230可以执行根据第一预转变控制信号entga1和entgb1而调整输出控制逻辑电路220的输入信号的电平以匹配预转变操作的操作。
88.转变预处理逻辑电路230可以根据第一预转变控制信号entga1和entgb1而将输出控制逻辑电路220的输入信号改变为低电平或高电平。
89.转变预处理逻辑电路230可以包括多个晶体管，例如第一晶体管231至第四晶体管234。
90.第一晶体管231具有连接到电源端子的源极端子、连接到输出控制逻辑电路220的输入信号线中的一个输入信号线(即，第一逻辑门221的输入端子)的漏极端子以及可以将作为第一预转变控制信号entga1和entgb1之一的entga1输入到其的栅极端子。
91.第二晶体管232具有连接到电源端子的源极端子、连接到输出控制逻辑电路220的输入信号线中的另一输入信号线(即，第二逻辑门222的输入端子)的漏极端子以及可以将entga1输入到其的栅极端子。
92.第三晶体管233具有连接到接地端子的源极端子、连接到输出控制逻辑电路220的输入信号线中的一个输入信号线的漏极端子以及可以将作为第一预转变控制信号entga1和entgb1之一的entgb1输入到其的栅极端子。
93.第四晶体管234具有连接到接地端子的源极端子、连接到输出控制逻辑电路220的输入信号线中的另一输入信号线的漏极端子以及可以将entgb1输入到其的栅极端子。
94.控制信号生成逻辑电路240可以响应于时钟使能信号rdclken、内部时钟信号pout1b和数据输出断开信号doff而生成经校正的数据输出断开信号doff_sumb。
95.控制信号生成逻辑电路240可以包括触发器241以及第一逻辑门242至第四逻辑门245。
96.触发器241可以根据内部时钟信号pout1b的下降沿而锁存并输出时钟使能信号rdclken的上升沿。
97.第一逻辑门242可以对时钟使能信号rdclken和触发器241的输出信号执行nand运算，并且输出经nand运算的信号。
98.第二逻辑门243可以对第一逻辑门242的输出信号和数据输出断开信号doff执行nand运算，并且输出经nand运算的信号。
99.第三逻辑门244可以对第二逻辑门243的输出信号进行反相并输出。
100.第四逻辑门245可以通过将第三逻辑门244的输出信号进行反相来输出经校正的数据输出断开信号doff_sumb。
101.图5是示出图3的第二多路复用器202的配置的示图。
102.参照图5，第二多路复用器202可以按与图4的第一多路复用器201相同的方式配置，除了接收第二数据(例如de至dh)以及第二预转变控制信号entga2和entgb2之外。
103.在第二多路复用器202中，作为第二预转变控制信号entga2和entgb2之一的entga2可以被输入到第一晶体管231的栅极端子和第二晶体管232的栅极端子，并且作为第二预转变控制信号entga2和entgb2之一的entgb2可以被输入到第三晶体管233的栅极端子和第四晶体管234的栅极端子。
104.尽管在附图中没有示出，但是第三多路复用器203可以按与图4的第一多路复用器201相同的方式配置，除了接收第三预转变控制信号entga3和entgb3之外。
105.在第三多路复用器203中，作为第三预转变控制信号entga3和entgb3之一的entga3可以被输入到第一晶体管231的栅极端子和第二晶体管232的栅极端子，并且作为第三预转变控制信号entga3和entgb3之一的entgb3可以被输入到第三晶体管233的栅极端子和第四晶体管234的栅极端子。
106.第四多路复用器204可以按与图4的第一多路复用器201相同的方式配置，除了接收第四预转变控制信号entga4和entgb4之外。
107.在第四多路复用器204中，作为第四预转变控制信号entga4和entgb4之一的entga4可以被输入到第一晶体管231的栅极端子和第二晶体管232的栅极端子，并且作为第四预转变控制信号entga4和entgb4之一的entgb4可以被输入到第三晶体管233的栅极端子和第四晶体管234的栅极端子。
108.图6是示出图2的主驱动器500的配置的示图。
109.参照图6，主驱动器500可以包括驱动电路510和输入控制电路520。
110.驱动电路510可以根据输入信号而在电源端子电平或者接地端子电平处驱动数据输入/输出焊盘dq。
111.输入控制电路520可以根据数据输出断开信号doff而将初级读取数据dqpre传输到驱动电路510。
112.当数据输出断开信号doff处于第一电平(例如，低电平)时，输入控制电路520可以将初级读取数据dqpre进行反相并且将经反相的数据传输到驱动电路510。
113.当数据输出断开信号doff处于第二电平(例如，高电平)时，输入控制电路520可以将其自身的输出信号的电平基本上维持在高电平，而与初级读取数据dqpre的电平无关。
114.由于输入控制电路520的输出信号基本上维持在高电平，因此驱动电路510的输出信号的电平也被固定，从而可以阻挡通过数据输入/输出焊盘dq的数据输出。
115.输入控制电路520可以包括第一逻辑门521和第二逻辑门522.
116.第一逻辑门521可以将数据输出断开信号doff进行反相并且输出经反相的数据输出断开信号doffb。
117.第二逻辑门522可以对初级读取数据dqpre和经反相的数据输出断开信号doffb执行nand运算，并且输出经nand运算的信号。
118.图7是用于说明根据一个实施方式的预转变实现方法的示图。
119.参照图1至图7，将描述该实施方式的预转变实现方法。
120.当读取命令被输入时，用于将数据输出所需的内部时钟信号pout1b、pout3、pout3b、pout2和pout2b激活的时钟使能信号rdclken可以在第一时间点a处被激活至高电平。
121.读取命令可以通过图1的命令和地址焊盘c/a输入并且由控制电路30进行解码。
122.数据输出断开信号doff可以基本上维持在高电平，从而从第一时间点a到第二时间点b阻挡通过数据输入/输出焊盘dq的数据输出。经反相的数据输出断开信号doffb可以基本上维持在低电平。
123.因为数据输出所需的内部时钟信号pout1b、pout3、pout3b、pout2和pout2b从第一时间点a到第二时间点b未被激活，所以通过数据输入/输出焊盘dq的数据输出(即，数据输入/输出焊盘dq中的电压电平变化)需要被阻挡。
124.参照图5，驱动电路510的输出信号的电平被固定直到第三时间点c，即在经反相的数据输出断开信号doffb处于低电平的间隔期间被固定，使得数据输入/输出焊盘dq的电压电平可以被固定。
125.经校正的数据输出断开信号doff_sumb随着时钟使能信号rdclken在第一时间点a处被激活至高电平而变为高电平，并且随着内部时钟信号pout1b在第二时间点b处变为低电平而变为低电平(参见图4)。
126.从第一时间点a到第二时间点b，第一预转变控制信号entga1和entgb1均可以基本上维持在低电平，第二预转变控制信号entga2和entgb2均可以基本上维持在高电平，第三预转变控制信号entga3和entgb3均可以基本上维持在低电平，并且第四预转变控制信号entga4和entgb4均可以基本上维持在高电平。
127.第一预转变控制信号至第四预转变控制信号entga<1:4>和entgb<1:4>的电平可以由模式寄存器组设定。
128.因为entga1、entgb1、entga3和entgb3处于低电平，entga2、entgb2、entga4和entgb4处于高电平，并且经校正的数据输出断开信号doff_sumb处于高电平，所以第一初级多路复用数据至第四初级多路复用数据mx<1:8>的mx<1,2,5,6>可以变为低电平，并且其mx<3,4,7,8>可以变为高电平。
129.图3的第五多路复用器205可以基于外部时钟信号clk按预定顺序(例如，按mx1、mx3、mx5、mx7、mx2、mx4、mx6和mx8的顺序)选择第一初级多路复用数据至第四初级多路复用数据mx<1:8>，并且输出多路复用数据mxout。
130.因为mx1、mx3、mx5、mx7、mx2、mx4、mx6和mx8被依次选择，所以多路复用数据mxout具有在第一时间点a与第二时间点b之间的预转变间隔。
131.图7仅示出了重复低-高电平的模式的预转变，但是也可以通过改变第一预转变控制信号至第四预转变控制信号entga<1:4>和entgb<1:4>的值来执行重复高-低电平的模式
的预转变。
132.图2的预驱动器300可以通过驱动多路复用数据mxout来生成初级读取数据dqpre。
133.因为多路复用数据mxout具有在第一时间点a与第二时间点b之间的预转变间隔，所以初级读取数据dqpre也具有在第一时间点a与第二时间点b之间的预转变间隔。
134.数据输出路径41的电压电平可以通过初级读取数据dqpre的预转变操作而被稳定。
135.在第二时间点b处，根据模式寄存器组的设定，entga<1:4>可以变为高电平，而entgb<1:4>可以变为低电平。
136.内部时钟信号pout1b可以被激活，即，可以开始内部时钟信号pout1b的变换。
137.由于内部时钟信号pout1b变为低电平，因此经校正的数据输出断开信号doff_sumb可以变为低电平。
138.在从第二时间点b开始的预定时间之后的第三时间点c处，内部时钟信号pout2b可以变为低电平。
139.同时，因为经反相的数据输出断开信号doffb基本上维持低电平直到第三时间点c，所以数据输入/输出焊盘dq基本上维持在预定电平(例如，高电平)，从而可以阻挡读取数据输出。
140.由于经反相的数据输出断开信号doffb在第三时间点c处变为高电平，即数据输出断开信号doff变为低电平，因此经校正的数据输出断开信号doff_sumb变为高电平(参见图4)。
141.由于内部时钟信号puout3b在第四时间点d处变为低电平，因此可以执行通过数据输入/输出焊盘dq的数据输出。
142.通过数据输入/输出焊盘dq的数据输出可以基于内部时钟信号(例如，pout3b)的一个周期来以16比特单位d0、d1、d2、d3、d4、d5、d6、d7、d8、d9、da、db、dc、dd、de和df而执行。
143.因为数据输出路径41的电压电平的不稳定性通过初级读取数据dqpre的预转变操作解决，所以还可以稳定地执行在第四时间点d处通过数据输入/输出焊盘dq的数据输出。
144.尽管上文描述了各实施方式，但是本领域技术人员将理解，所描述的实施方式仅是示例。因此，本文中所描述的输出控制电路和包括其的半导体装置不应受限于所描述的实施方式。