移位寄存器、运算单元以及芯片的制作方法

技术特征：

1.一种移位寄存器，其特征在于，包括：

输入端，用于输入数据；

多个时钟信号端，用于提供多组时钟信号；

多个多路并联锁存器，所述多个多路并联锁存器依次串联，用于在所述多组时钟信号的控制下对所述输入端输入的数据进行移位寄存；每个多路并联锁存器对应一组时钟信号；其中，相邻两个多路并联锁存器中，后一个多路并联锁存器对应的时钟信号的数据写入脉冲开启时间早于前一个多路并联锁存器对应的时钟信号的数据写入脉冲开启时间；

输出端，与所述多个多路并联锁存器中远离所述输入端的多路并联锁存器连接，用于从所述多个多路并联锁存器读出数据。

2.根据权利要求1所述的移位寄存器，其特征在于，

每个所述多路并联锁存器由多个锁存器并联而成；

每个所述锁存器包括：锁存单元、反相单元以及保持电容；

所述锁存单元，用于在所述时钟信号的控制下锁存输入至所述锁存器的数据；所述反相单元与所述锁存单元连接，用于对所述锁存单元输出的数据进行反相操作；所述反相单元与所述锁存单元之间存在一数据存储节点；

所述保持电容，与所述数据存储节点连接，当所述锁存单元在所述时钟信号的控制下处于高阻状态时，所述保持电容用于存储所述数据存储节点处的数据。

3.根据权利要求2所述的移位寄存器，其特征在于，所述锁存单元包括：反相器和第一传输门；所述反相器，用于对输入至所述锁存器的数据进行反相操作；所述第一传输门与所述反相器连接，用于传输经所述反相器反相后的数据；所述保持电容电性连接至一地。

4.根据权利要求2所述的移位寄存器，其特征在于，所述锁存单元包括：反相器和第一传输门；所述反相器，用于对输入至所述锁存器的数据进行反相操作；所述第一传输门与所述反相器连接，用于传输经所述反相器反相后的数据；所述保持电容为基于所述反相单元形成的寄生电容。

5.根据权利要求2所述的移位寄存器，其特征在于，所述锁存单元包括：第二传输门；所述保持电容电性连接至一地。

6.根据权利要求2所述的移位寄存器，其特征在于，所述锁存单元包括：第二传输门；所述保持电容为基于所述反相单元形成的寄生电容。

7.根据权利要求2所述的移位寄存器，其特征在于，所述锁存单元包括：三态反相器；所述保持电容电性连接至一地，或者，所述保持电容为基于所述反相单元形成的寄生电容。

8.根据权利要求7所述的移位寄存器，其特征在于，所述三态反相器包括：第二pmos晶体管、第三pmos晶体管、第二nmos晶体管以及第三nmos晶体管；所述第二pmos晶体管、所述第三pmos晶体管、所述第二nmos晶体管以及所述第三nmos晶体管依次串联在电源、地之间。

9.一种数据运算单元，包括互联连接的控制电路、运算电路、多个移位寄存器，所述移位寄存器为权利要求1-8任一项所述的移位寄存器。

10.一种芯片，其特征在于，包括至少一个如权利要求9所述的数据运算单元。

技术总结
本发明实施例提供了一种移位寄存器、运算单元以及芯片，移位寄存器包括：输入端，用于输入数据；多个时钟信号端，用于提供多组时钟信号；多个多路并联锁存器，多个多路并联锁存器依次串联，用于在多组时钟信号的控制下对输入端输入的数据进行移位寄存；其中，相邻两个多路并联锁存器中，后一个多路并联锁存器对应的时钟信号的数据写入脉冲开启时间早于前一个多路并联锁存器对应的时钟信号的数据写入脉冲开启时间；输出端，与多个多路并联锁存器中远离输入端的多路并联锁存器连接，用于从多个多路并联锁存器读出数据。本发明实施例中的移位寄存器可以避免数据寄存失效问题的发生。

技术研发人员：不公告发明人
受保护的技术使用者：北京源启先进微电子有限公司
技术研发日：2021.01.21
技术公布日：2021.06.01