技术特征：
1.一种半导体器件，其包括：
存储体组控制电路，其被配置为基于在内部芯片选择信号具有第一逻辑电平的情况下输入的内部命令/地址信号来生成存储体组使能信号、第一列控制信号和第二列控制信号；以及
存储体组，其被配置为包括第一存储体至第四存储体，
其中，所述存储体组包括公共电路，以基于所述存储体组使能信号以及所述第一列控制信号和所述第二列控制信号来对所述第一存储体至所述第四存储体中的至少两个执行列操作。
2.根据权利要求1所述的半导体器件，
其中，所述内部芯片选择信号是与时钟信号同步地、基于由外部设备提供的芯片选择信号生成的；以及
其中，所述内部命令/地址信号是与所述时钟信号同步地、基于由所述外部设备提供的命令/地址信号生成的。
3.根据权利要求1所述的半导体器件，
其中，基于所述存储体组使能信号的逻辑电平和所述第一列控制信号的逻辑电平来对所述第一存储体和第二存储体中的任意一个执行列操作；以及
其中，基于所述存储体组使能信号的逻辑电平和所述第二列控制信号的逻辑电平来对第三存储体和所述第四存储体中的任意一个执行列操作。
4.根据权利要求1所述的半导体器件，其中，所述存储体组控制电路包括：
命令解码器，其被配置为对所述内部芯片选择信号和所述内部命令/地址信号进行解码以生成写入信号和读取信号，所述写入信号和所述读取信号中的一个被选择性地使能；以及
列控制电路，其被配置为在所述写入信号被使能的情况下，在从所述内部芯片选择信号和所述内部命令/地址信号被输入时起经过预定时段之后，生成所述存储体组使能信号以及所述第一列控制信号和所述第二列控制信号，并且被配置为在所述读取信号被使能的情况下，当所述内部芯片选择信号和所述内部命令/地址信号被输入时，生成所述存储体组使能信号以及所述第一列控制信号和所述第二列控制信号。
5.根据权利要求4所述的半导体器件，其中，所述列控制电路被配置为当所述写入信号和所述读取信号中的任意一个被使能时，基于在所述内部芯片选择信号具有第二逻辑电平的情况下输入的所述内部命令/地址信号来生成内部地址。
6.根据权利要求5所述的半导体器件，其中，所述列控制电路包括：
地址锁存电路，其被配置为当所述写入信号和所述读取信号中的任意一个被使能时，在所述内部芯片选择信号具有所述第一逻辑电平的情况下，基于所述内部命令/地址信号的第一组来生成存储体组地址，基于所述内部命令/地址信号的第二组来生成存储体地址，以及在所述内部芯片选择信号具有所述第二逻辑电平的情况下，基于所述内部命令/地址信号来生成输入命令/地址信号；
移位电路，其被配置为将所述写入信号移位以生成顺序地被使能的预移位信号和移位信号；以及
内部地址生成电路，其被配置为当所述读取信号、所述预移位信号和所述移位信号被使能时，基于所述存储体组地址来生成所述存储体组使能信号，基于所述存储体地址来生成所述第一列控制信号和所述第二列控制信号，以及基于所述输入命令/地址信号来生成所述内部地址。
7.根据权利要求6所述的半导体器件，其中，所述内部地址生成电路包括：
管道电路，其被配置为当所述读取信号被使能时，基于所述存储体组地址和所述存储体地址来生成内部存储体组地址和内部存储体地址，被配置为当所述预移位信号被使能时，锁存所述存储体组地址和所述存储体地址，以及被配置为当所述移位信号被使能时，基于锁存的存储体组地址和锁存的存储体地址来生成所述内部存储体组地址和所述内部存储体地址；
地址传输电路，其被配置为当所述读取信号和所述移位信号中的任意一个被使能时，基于所述内部存储体组地址来生成所述存储体组使能信号，并且基于所述内部存储体地址来生成所述第一列控制信号和所述第二列控制信号；以及
地址解码器，其被配置为当所述读取信号和所述移位信号中的任意一个被使能时，对所述输入命令/地址信号进行解码以生成所述内部地址。
8.根据权利要求7所述的半导体器件，其中，所述地址传输电路包括：
第一逻辑电路，其被配置为当所述读取信号和所述移位信号中的任意一个被使能时，基于所述内部存储体组地址来生成所述存储体组使能信号；
脉冲生成电路，其被配置为生成脉冲信号，所述脉冲信号具有在所述读取信号和所述移位信号中的任意一个被使能的情况下当具有所述第一逻辑电平的所述内部存储体组地址被输入时创建的脉冲；
锁存电路，其被配置为生成传输控制信号，所述传输控制信号在复位信号被输入时被禁止并且通过所述脉冲信号的脉冲而被使能；以及
第二逻辑电路，其被配置为生成所述第一列控制信号和所述第二列控制信号，在所述传输控制信号被使能的情况下，所述第一列控制信号和所述第二列控制信号中的一个基于所述内部存储体地址的逻辑电平而选择性地被使能。
9.根据权利要求1所述的半导体器件，其中，所述存储体组包括：
第一公共电路，其被配置为基于所述第一列控制信号的逻辑电平而被激活，以对所述第一存储体和第二存储体执行所述列操作；
第一内部控制电路，其被配置为基于所述第一列控制信号的逻辑电平和所述存储体组使能信号的逻辑电平而被激活，以对所述第一存储体执行所述列操作；
第二内部控制电路，其被配置为基于所述第一列控制信号的逻辑电平和所述存储体组使能信号的逻辑电平而被激活，以对所述第二存储体执行所述列操作；
第二公共电路，其被配置为基于所述第二列控制信号的逻辑电平而被激活，以对第三存储体和所述第四存储体执行所述列操作；
第三内部控制电路，其被配置为基于所述第二列控制信号的逻辑电平和所述存储体组使能信号的逻辑电平而被激活，以对所述第三存储体执行所述列操作；以及
第四内部控制电路，其被配置为基于所述第二列控制信号的逻辑电平和所述存储体组使能信号的逻辑电平而被激活，以对所述第四存储体执行所述列操作。
10.根据权利要求9所述的半导体器件，
其中，所述第一公共电路位于所述第一存储体与所述第二存储体之间；以及
其中，所述第二公共电路位于所述第三存储体与所述第四存储体之间。
11.一种半导体器件，其包括：
存储体组控制电路，其被配置为基于在内部芯片选择信号具有第一逻辑电平的情况下输入的内部命令/地址信号来生成存储体组使能信号、第一列控制信号和第二列控制信号；以及
核心电路，其被配置为包括第一存储体组和第二存储体组，
其中，在第一公共电路和第二公共电路中的任意一个通过所述存储体组使能信号以及所述第一列控制信号和所述第二列控制信号而被激活以执行列操作之后，第三公共电路和第四公共电路中的任意一个通过所述存储体组使能信号以及所述第一列控制信号和所述第二列控制信号而被激活以执行所述列操作，所述第一公共电路和所述第二公共电路连接至所述第一存储体组的存储体，所述第三公共电路和所述第四公共电路连接至所述第二存储体组的存储体。
12.根据权利要求11所述的半导体器件，
其中，所述内部芯片选择信号是与时钟信号同步地、基于由外部设备提供的芯片选择信号生成的；以及
其中，所述内部命令/地址信号是与所述时钟信号同步地、基于由所述外部设备提供的命令/地址信号生成的。
13.根据权利要求11所述的半导体器件，
其中，所述第一存储体组包括第一存储体至第四存储体；以及
其中，所述第二存储体组包括第五存储体至第八存储体。
14.根据权利要求13所述的半导体器件，
其中，所述第一存储体和第二存储体共享所述第一公共电路；
其中，第三存储体和所述第四存储体共享所述第二公共电路；
其中，所述第五存储体和第六存储体共享所述第三公共电路；以及
其中，第七存储体和所述第八存储体共享所述第四公共电路。
15.根据权利要求11所述的半导体器件，其中，所述存储体组控制电路包括：
命令解码器，其被配置为对所述内部芯片选择信号和所述内部命令/地址信号进行解码以生成写入信号和读取信号，所述写入信号和所述读取信号中的一个被选择性地使能；以及
列控制电路，其被配置为在所述写入信号被使能的情况下，在从所述内部芯片选择信号和所述内部命令/地址信号被输入时起经过预定时段之后，生成所述存储体组使能信号以及所述第一列控制信号和所述第二列控制信号，并且被配置为在所述读取信号被使能的情况下，当所述内部芯片选择信号和所述内部命令/地址被输入时，生成所述存储体组使能信号以及所述第一列控制信号和所述第二列控制信号。
16.根据权利要求15所述的半导体器件，其中，所述列控制电路被配置为当所述写入信号和所述读取信号中的任意一个被使能时，基于在所述内部芯片选择信号具有第二逻辑电平的情况下输入的所述内部命令/地址信号来生成内部地址。
17.根据权利要求16所述的半导体器件，其中，所述列控制电路包括：
地址锁存电路，其被配置为当所述写入信号和所述读取信号中的任意一个被使能时，在所述内部芯片选择信号具有所述第一逻辑电平的情况下，基于所述内部命令/地址信号的第一组来生成存储体组地址，基于所述内部命令/地址信号的第二组来生成存储体地址，以及在所述内部芯片选择信号具有所述第二逻辑电平的情况下，基于所述内部命令/地址信号来生成输入命令/地址信号；
移位电路，其被配置为将所述写入信号移位以生成顺序地被使能的预移位信号和移位信号；以及
内部地址生成电路，其被配置为当所述读取信号、所述预移位信号和所述移位信号被使能时，基于所述存储体组地址来生成所述存储体组使能信号，基于所述存储体地址来生成所述第一列控制信号和所述第二列控制信号，以及基于所述输入命令/地址信号来生成所述内部地址。
18.根据权利要求17所述的半导体器件，其中，所述内部地址生成电路包括：
管道电路，其被配置为当所述读取信号被使能时，基于所述存储体组地址和所述存储体地址来生成内部存储体组地址和内部存储体地址，被配置为当所述预移位信号被使能时，锁存所述存储体组地址和所述存储体地址，以及被配置为当所述移位信号被使能时，基于锁存的存储体组地址和锁存的存储体地址来生成所述内部存储体组地址和所述内部存储体地址；
地址传输电路，其被配置为当所述读取信号和所述移位信号中的任意一个被使能时，基于所述内部存储体组地址来生成所述存储体组使能信号，并且基于所述内部存储体地址来生成所述第一列控制信号和所述第二列控制信号；以及
地址解码器，其被配置为当所述读取信号和所述移位信号中的任意一个被使能时，对所述输入命令/地址信号进行解码以生成所述内部地址。
19.根据权利要求18所述的半导体器件，其中，所述地址传输电路包括：
第一逻辑电路，其被配置为当所述读取信号和所述移位信号中的任意一个被使能时，基于所述内部存储体组地址来生成所述存储体组使能信号；
脉冲生成电路，其被配置为生成脉冲信号，所述脉冲信号具有在所述读取信号和所述移位信号中的任意一个被使能的情况下当具有所述第一逻辑电平的所述内部存储体组地址被输入时创建的脉冲；
锁存电路，其被配置为生成传输控制信号，所述传输控制信号在复位信号被输入时被禁止并且通过所述脉冲信号的脉冲而被使能被禁止；以及
第二逻辑电路，其被配置为生成所述第一列控制信号和所述第二列控制信号，在所述传输控制信号被使能的情况下，所述第一列控制信号和所述第二列控制信号中的一个基于所述内部存储体地址的逻辑电平而选择性地被使能。
20.根据权利要求11所述的半导体器件，其中，所述第一存储体组包括：
第一公共电路，其被配置为基于所述第一列控制信号的逻辑电平而被激活，以对包括在所述第一存储体组中的第一存储体和第二存储体执行所述列操作；
第一内部控制电路，其被配置为基于所述第一列控制信号的逻辑电平和所述存储体组使能信号的逻辑电平而被激活，以对所述第一存储体执行所述列操作；
第二内部控制电路，其被配置为基于所述第一列控制信号的逻辑电平和所述存储体组使能信号的逻辑电平而被激活，以对所述第二存储体执行所述列操作；
第二公共电路，其被配置为基于所述第二列控制信号的逻辑电平而被激活，以对包括在所述第一存储体组中的第三存储体和第四存储体执行所述列操作；
第三内部控制电路，其被配置为基于所述第二列控制信号的逻辑电平和所述存储体组使能信号的逻辑电平而被激活，以对所述第三存储体执行所述列操作；以及
第四内部控制电路，其被配置为基于所述第二列控制信号的逻辑电平和所述存储体组使能信号的逻辑电平而被激活，以对所述第四存储体执行所述列操作。
21.根据权利要求20所述的半导体器件，
其中，所述第一公共电路位于所述第一存储体与所述第二存储体之间；以及
其中，所述第二公共电路位于所述第三存储体与所述第四存储体之间。
22.根据权利要求11所述的半导体器件，其中，所述第二存储体组包括：
第三公共电路，其被配置为基于所述第一列控制信号的逻辑电平而被激活，以对包括在所述第二存储体组中的第五存储体和第六存储体执行所述列操作；
第五内部控制电路，其被配置为基于所述第一列控制信号的逻辑电平和所述存储体组使能信号的逻辑电平而被激活，以对所述第五存储体执行所述列操作；
第六内部控制电路，其被配置为基于所述第一列控制信号的逻辑电平和所述存储体组使能信号的逻辑电平而被激活，以对所述第六存储体执行所述列操作；
第四公共电路，其被配置为基于所述第二列控制信号的逻辑电平而被激活，以对包括在所述第二存储体组中的第七存储体和第八存储体执行所述列操作；
第七内部控制电路，其被配置为基于所述第二列控制信号的逻辑电平和所述存储体组使能信号的逻辑电平而被激活，以对所述第七存储体执行所述列操作；以及
第八内部控制电路，其被配置为基于所述第二列控制信号的逻辑电平和所述存储体组使能信号的逻辑电平而被激活，以对所述第八存储体执行所述列操作。
23.根据权利要求22所述的半导体器件，
其中，所述第三公共电路位于所述第五存储体与所述第六存储体之间；以及
其中，所述第四公共电路位于所述第七存储体与所述第八存储体之间。
技术总结
一种半导体器件包括存储体组控制电路和存储体组。存储体组控制电路基于在内部芯片选择信号具有第一逻辑电平的情况下输入的内部命令/地址信号来生成存储体组使能信号、第一列控制信号和第二列控制信号。存储体组包括第一存储体至第四存储体和公共电路。公共电路基于存储体组使能信号以及第一列控制信号和第二列控制信号来对第一存储体至第四存储体中的至少两个执行列操作。
技术研发人员：金雄来;朴昭玟
受保护的技术使用者：爱思开海力士有限公司
技术研发日：2020.06.03
技术公布日：2021.06.22
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