存储器、存储器系统及存储器的制造方法与流程

1.本发明涉及半导体技术领域，尤其涉及一种存储器、存储器系统及存储器的制造方法。


背景技术：

2.存储器，例如相变存储器(pcm，phase change memory)是一种使用硫族化合物作为存储介质的存储技术，利用材料在不同状态下的电阻差异来保存数据。相变存储器具有可按位寻址、断电后数据不丢失、存储密度高、读写速度快等优势，被认为是最有前景的下一代存储器。
3.然而，相关技术中，相变存储器还存在各种挑战。


技术实现要素：

4.为解决相关技术问题，本发明实施例提出一种存储器、存储器系统及存储器的制造方法。
5.本发明实施例一方面提供了一种存储器，包括：
6.第一半导体结构，所述第一半导体结构至少包括外围电路；
7.第二半导体结构，所述第二半导体结构至少包括堆叠设置的相变存储单元阵列和阵列访问电路；
8.内插器，所述内插器至少包括电连接的第一内插触点和第二内插触点；其中，所述第一半导体结构通过所述第一内插触点附接到所述内插器上；所述第二半导体结构通过所述第二内插触点附接到所述内插器上。
9.上述方案中，所述内插器包括基板，以及并列设置在所述基板的第一表面上的第一内插触点和第二内插触点，所述第一内插触点通过所述基板电连接至所述第二内插触点；
10.所述第一半导体结构还包括第一导电触点；
11.所述第二半导体结构还包括第二导电触点；
12.其中，所述第一导电触点与所述第一内插触点导电连接，以使所述第一半导体结构通过所述第一内插触点附接到所述内插器上；所述第二导电触点与所述第二内插触点导电连接，以使所述第二半导体结构通过所述第二内插触点附接到所述内插器上。
13.上述方案中，所述第一半导体结构包括：
14.第一衬底；
15.位于所述第一衬底上的所述外围电路；
16.位于所述外围电路上的所述第一导电触点；
17.所述第二半导体结构包括：
18.第二衬底；
19.位于所述第二衬底上的所述阵列访问电路；
20.位于所述阵列访问电路上的所述相变存储单元阵列；
21.位于所述相变存储单元阵列上的所述第二导电触点。
22.上述方案中，所述内插器还包括设置在与所述第一表面相对的第二表面上的第三内插触点；所述第一导电触点和第二导电触点均通过所述基板与所述第三内插触点电连接；所述存储器通过所述第三内插触点与外部器件电连接。
23.上述方案中，所述第一半导体结构还包括第一互连层；所述外围电路通过所述第一互连层与所述第一导电触点连接；
24.所述第二半导体结构还包括第二互连层；所述相变存储单元阵列及阵列访问电路通过所述第二互连层与所述第二导电触点连接。
25.上述方案中，所述第一导电触点和所述第二导电触点的材料均包括铜或钴。
26.上述方案中，所述外围电路至少包括模拟电路、电压发生器、控制逻辑电路及输入输出电路；
27.所述阵列访问电路至少包括地址线驱动器、地址线解码器及页缓冲器。
28.本发明实施例一方面又提供了一种存储器系统，包括：
29.一个或多个如本发明上述实施例中任一项所述的存储器；以及
30.存储控制器；所述存储控制器与所述存储器电连接。
31.本发明实施例另一方面提供了一种存储器的制造方法，包括：
32.形成第一半导体结构；所述第一半导体结构至少包括外围电路；
33.形成第二半导体结构；所述第二半导体结构至少包括堆叠设置的相变存储单元阵列和阵列访问电路；
34.形成内插器；所述内插器至少包括电连接的第一内插触点和第二内插触点；其中，所述第一半导体结构通过所述第一内插触点附接到所述内插器上；所述第二半导体结构通过所述第二内插触点附接到所述内插器上。
35.上述方案中，所述形成内插器，包括：
36.提供基板；
37.在所述基板的第一表面上形成并列设置的第一内插触点和第二内插触点；所述第一内插触点通过所述基板电连接至所述第二内插触点；
38.所述第一半导体结构还包括第一导电触点；
39.所述第二半导体结构还包括第二导电触点；
40.其中，所述第一导电触点与所述第一内插触点导电连接，以使所述第一半导体结构通过所述第一内插触点附接到所述内插器上；所述第二导电触点与所述第二内插触点导电连接，以使所述第二半导体结构通过所述第二内插触点附接到所述内插器上。
41.上述方案中，所述形成第一半导体结构，包括：
42.提供第一衬底；
43.在所述第一衬底上形成所述外围电路；
44.在所述外围电路上形成所述第一导电触点；
45.所述形成第二半导体结构，包括：
46.提供第二衬底；
47.在所述第二衬底上形成所述阵列访问电路；
48.在所述阵列访问电路上形成所述存储器的相变存储单元阵列；
49.在所述相变存储单元阵列上形成所述第二导电触点。
50.上述方案中，所述方法还包括：
51.在所述第一衬底上形成所述外围电路之后，在所述外围电路上形成第一互连层；
52.所述在所述外围电路上形成第一导电触点，包括：
53.在所述第一互连层上形成所述第一导电触点，以使所述外围电路通过所述第一互连层与所述第一导电触点连接；
54.所述方法还包括：
55.在所述阵列访问电路上形成所述存储器的相变存储单元阵列之后，在所述相变存储单元阵列上形成第二互连层；
56.所述在所述相变存储单元阵列上形成所述第二导电触点，包括：
57.在所述第二互连层上形成所述第二导电触点，以使所述相变存储单元阵列及阵列访问电路通过所述第二互连层与所述第二导电触点连接。
58.上述方案中，所述方法还包括：
59.在与所述第一表面相对的第二表面上形成第三内插触点；所述第一导电触点和第二导电触点均与所述第三内插触点电连接；所述存储器通过所述第三内插触点与外部器件电连接。
60.本发明实施例提供了一种存储器、存储器系统及存储器的制造方法，其中，所述存储器包括：第一半导体结构，所述第一半导体结构至少包括外围电路；第二半导体结构，所述第二半导体结构至少包括堆叠设置的相变存储单元阵列和阵列访问电路；内插器，所述内插器至少包括电连接的第一内插触点和第二内插触点；其中，所述第一半导体结构通过所述第一内插触点附接到所述内插器上；所述第二半导体结构通过所述第二内插触点附接到所述内插器上。本发明实施例提供的存储器中，通过内插器将包含有外围器件的第一半导体结构与包含有相变存储单元阵列和阵列访问电路的第二半导体结构附接在一起；这样，可以在不同的衬底上分别形成两个半导体结构，然后分别对两个半导体结构进行良率检查；接着，将符合检测要求的半导体结构附接在内插器上，进而可以提高整个存储器的良率。由于形成两个半导体结构的衬底面积可以独立设置，因此，避免了包含有相变存储单元阵列和阵列访问电路的衬底所占面积较大时，迫使包含有外围器件的另一衬底面积增加，即避免了外围器件额外的成本的增加，从而可以降低存储器整体的制造成本；并且，在形成第一半导体结构和第二半导体结构时，二者的衬底面积可以根据实际需求设定，进而可以更好的适应下一代芯片电路复杂性的要求。
附图说明
61.图1为相关技术中提供的通过扫描电子显微镜观察到的一种相变存储器的相变存储单元阵列的示意图；
62.图2为相关技术中提供的一种相变存储器的相变存储单元阵列及其相应电路的布局示意图；
63.图3为相关技术中提供的一种具有一层存储单元的相变存储器的局部三维示意图；
64.图4为相关技术中提供的一种相变存储器的组成结构示意图；
65.图5为本发明实施例提供的一种存储器的剖面结构示意图；
66.图6为本发明实施例提供的一种存储器的内插器的局部剖面示意图；
67.图7a为本发明实施例提供的一种具有第一半导体结构和第二半导体结构的存储器的形成方式示意图；
68.图7b为本发明实施例提供的一种存储器的第一半导体结构、第二半导体结构及内插器的局部布局示意图；
69.图8为本发明实施例提供的一种存储器的第一半导体结构和第二半导体结构的局部剖面示意图；
70.图9为本发明实施例提供的一种存储器的剖面结构示意图；
71.图10为本发明实施例提供的一种存储器的制造方法实现流程示意图；
72.图11a
‑
11e为本发明实施例提供的一种存储器的制造方法实现过程示意图。
具体实施方式
73.为使本发明实施例的技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对发明的具体技术方案做进一步详细描述。
74.实际应用中，存储器，例如相变存储器，可以包括相变存储单元阵列、阵列访问电路以及外围电路等；其中，所述相变存储单元阵列、阵列访问电路可以集成在与所述外围电路相同的管芯上，这允许更宽的总线和更高的操作速度。实际应用中，堆叠的相变存储单元阵列和阵列访问电路以及外围电路可以并列形成在一个衬底的同一平面上的不同区域中。
75.需要说明的是，形成在一个衬底同一平面上的不同区域中的相变存储单元阵列、阵列访问电路以及外围电路中，相变存储单元阵列占用的衬底面积远远大于阵列访问电路以及外围电路共同占用的衬底面积。参考图1，图1为通过扫描电子显微镜观察到的相关技术中的一种相变存储单元阵列的局部剖面示意图。
76.在一些具体实施例中，如图2所示，相变存储器中堆叠的相变存储单元阵列和阵列访问电路占用了衬底90％的面积，而外围电路(包括图2中示出的模拟和控制逻辑电路、i/o(英文可以表达为input/output)电路)则占用了衬底10％的面积。
77.在一些具体实施例中，所述相变存储单元阵列的架构可以包括具有一层相变存储单元、具有二层堆叠的相变存储单元、具有四层堆叠的相变存储单元等。
78.示例性的，如图3所示，一种具有一层相变存储单元的架构包括：位线层(包含多条位线)、相变存储单元层以及字线层(包含多条字线)；其中，相变存储单元层中的每个相变存储单元30可以包括堆叠的pcm元件302、选通元件304以及多个电极301、303及305。通过选通元件304的导通实现电极对pcm元件302的加热或淬火，以实现pcm元件302的晶态与非晶态之间的切换；通过pcm元件302的晶态与非晶态之间的切换实现数据的存储。这里，位线层、相变存储单元层以及字线层通常由图案化工艺之后形成的20nm/20nm的等幅线宽(l/s，line/space)构成。
79.实际应用中，所述pcm元件302的材料包括基于硫属元素化物的合金(硫属元素化物玻璃)，例如gst(ge
‑
sb
‑
te)合金，或者包括任何其他适当的相变材料；所述选通元件304的材料可以包括任何适当的选通元件材料，诸如zn
x
te
y
、ge
x
te
y
、nb
x
o
y
、si
x
as
y
te
z
等；所述电
极的材料可以包括导电材料，所述导电材料包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)、碳(c)、多晶硅、掺杂硅、硅化物或其任何组合。在一些具体实施例中，电极的材料包括碳，例如非晶碳。
80.可以理解的是，具有多层相变存储单元的架构可以简单的理解为多个具有一层相变存储单元的架构的堆叠。
81.在一些相变存储器中，用于连接字、位线和字、位线驱动器的连接结构(英文可以表达为contact)均设置在相应字线和位线的中间位置。基于此，字、位线解码器一般设置在图4所示的相互垂直的条状区域中，并且这些条状区域的上方不能设置字、位线，即不能提供用于数据存储的存储单元。由于相变存储器由许多小型存储阵列块(图4中两个虚线框所占的位置为一个存储整列块)组成，用于设置字、位线解码器的区域占据了衬底面积的很大一部分，在这些区域没有合并存储单元的情况下，降低了阵列效率。
82.实际应用中，一方面，外围电路设置在相变存储单元阵列以外的区域，当相变存储器中包含越来越多层堆叠的存储单元时，需要更多的外围电路来实现相变存储器的功能，进而使得外围电路的制造成本显著增加，同时增加了相变存储器的总尺寸；因此，降低制造成本十分必要。
83.另一方面，在将外围电路和相变存储单元阵列形成在一个半导体结构上时，可能会存在外围电路的良率检查符合要求，而相变存储单元阵列的良率检查不符合要求，或者，可能存在相变存储单元阵列的良率检查符合要求，而外围电路的良率检查不符合要求，以使整个存储器不符合良率检查要求的情况，进而造成存储器良率降低的问题。因此，提高存储器的良率十分必要。
84.基于此，本发明实施例提供了一种存储器。图5为本发明实施例提供的存储器500的组成结构示意图。如图5所示，所述存储器500，包括：
85.第一半导体结构501，所述第一半导体结构501至少包括外围电路；
86.第二半导体结构502，所述第二半导体结构502至少包括堆叠设置的相变存储单元阵列和阵列访问电路；
87.内插器503，所述内插器503至少包括电连接的第一内插触点和第二内插触点；其中，所述第一半导体结构通过所述第一内插触点附接到所述内插器上；所述第二半导体结构通过所述第二内插触点附接到所述内插器上。
88.实际应用中，所述外围电路可以包括电压发生器、电流发生器、熔断保护电路、模拟电路、控制逻辑电路及输入输出(i/o，input/output)电路，还可以包括数据缓冲器等；优选地，所述外围电路包括模拟电路、电压发生器、控制逻辑电路及i/o电路。其中，在控制逻辑电路的作用下，外围电路可以通过数据缓冲器与外部器件进行数据交互。
89.这里，所述第二半导体结构502包括堆叠设置的相变存储单元阵列和阵列访问电路；所述相变存储单元阵列主要用于存储数据。所述阵列访问电路可以理解为与相变存储单元阵列联系紧密的相应电路，例如，驱动器、解码器、读电路、写电路等；当控制逻辑电路收到读写操作命令及地址数据时，可以基于解码器解码的地址数据，将驱动器产生的相应电压施加到相应的地址线上，以实现数据的读写。
90.需要说明的是，上述存储器500中，从对电路施加电压值大小的情况而言，第一半导体结构501中的电路可以包括能够施加低压/超低压的相应电路。第二半导体结构502中
的电路可以包括能够施加高压/低压的相应电路。
91.这里，所述内插器503包括第一内插触点和第二内插触点。可以理解的是，第一内插触点和第二内插触点可以形成在内插器503的一侧，也可以根据实际的需求，分别形成在内插器503相对的两侧。
92.实际应用中，通过第一内插触点可以将第一半导体结构501附接到内插器503上，通过第二内插触点可以将第二半导体结构502附接到内插器503上，以使第一半导体结构501和第二半导体结构502均能够与内插器503实现连接。
93.在一些具体的实施例中，第一内插触点和第二内插触点均可以包括多个用于连接的触点；这里，第一内插触点和第二内插触点可以通过导线连接的方式或者接触的方式导电连接；第一内插触点及第二内插触点的材料可以包括导电材料，包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)、硅化物或其任何组合。
94.可以理解的是，相变存储单元阵列的制造成本要远远高于外围电路的制造成本。相较于相关技术中的将外围电路、相变存储单元阵列以及阵列访问电路形成在一个半导体结构中，本发明上述实施例中，将外围电路形成在第一半导体结构501中，将相变存储单元阵列以及与其联系紧密的阵列访问电路形成在第二半导体结构502中，再通过附接的方式将二者连接至内插器503上，实现电连接；进而可以使得在不同的衬底上分别形成两个半导体结构；在良率检测时，可以分别对两个半导体结构进行相应检查；然后，将符合相应检测要求的半导体结构附接在内插器上，进而可以提高整个存储器的良率。
95.并且，实际应用中，形成第一半导体结构501的衬底面积和形成第二半导体结构502的衬底面积均可以根据实际需求设定。因此，在形成具有多层堆叠结构的相变存储单元阵列时，相应的外围电路、阵列访问电路可以根据该外围电路、阵列访问电路的复杂程度自由设定衬底面积，进而提高相变存储单元阵列的存储效率。同时，也能更好的适应下一代芯片电路复杂性的要求。
96.需要说明的是，将阵列访问电路与相变存储单元阵列堆叠设置在一个半导体结构中，是充分考虑了相变存储器自身的特征的结果。具体来说，一个相变存储器包括多个相变存储单元阵列，多个相变存储单元阵列中的每个相变存储单元阵列包括多个相变存储单元，而多个相变存储单元中的每个相变存储单元(如图3所示)均需与控制自身执行相应访问的电路进行连接，以实现每个存储单元可以执行相应的操作。也就是说，相变存储单元阵列与阵列访问电路间将需要大量的连接结构进行连接。
97.可以理解的是，如果将阵列访问电路与相变存储单元阵列分别设置在两个半导体结构中，需要设置大量用于连接二者的连接结构，且二者距离越大，连接结构的长度越长。本发明实施例中将上述二者设置在一个半导体结构中，可以减少阵列访问电路与相变存储单元阵列之间的连接结构的长度，有利于降低二者之间的传输延迟。并且，如果将阵列访问电路与相变存储单元阵列分别设置在两个半导体结构中，需要设置更多的连接结构来连接阵列访问电路和相变存储单元阵列。本发明实施例中将阵列访问电路与相变存储单元阵列设置在一个半导体结构中，能够避免设置过多的连接结构，从而简化工艺步骤，降低制造成本。
98.本发明实施例中将阵列访问电路与相变存储单元阵列堆叠设置在一个半导体结构中，将外围电路设置在另一个半导体结构中，并使用内插器实现两个半导体结构的连接，
如此，既可以保征相变存储器高操作响应速度的需求，又可以较好适应下一代芯片电路复杂性的要求。
99.在一些实施例中，如图6及图8所示，所述内插器503包括基板5031，以及并列设置在所述基板5031的第一表面5032上的第一内插触点5033和第二内插触点5034，所述第一内插触点5033通过所述基板5031电连接至所述第二内插触点5034；
100.所述第一半导体结构501还包括第一导电触点5011；
101.所述第二半导体结构502还包括第二导电触点5021；
102.其中，所述第一导电触点5011与所述第一内插触点5033导电连接，以使所述第一半导体结构501通过所述第一内插触点5033附接到所述内插器503上；所述第二导电触点5021与所述第二内插触点5034导电连接，以使所述第二半导体结构502通过所述第二内插触点5034附接到所述内插器503上。
103.在一些具体实施例中，如图7a、7b所示，第一内插触点5033和第二内插触点5034并列设置在所述基板5031的第一表面5032上。
104.需要说明的是，图7a为本发明实施例提供的一种具有第一半导体结构和第二半导体结构的存储器的形成方式示意图；图7b为图7a相对应的存储器的局部结构示意图。这里的所述基板5031可以是具有布线电路的电路板，也可以是包括硅(例如单晶硅)、陶瓷、玻璃或任何其他适当的材料所形成的衬底。
105.可以理解的是，为了实现两个半导体结构的附接，在第一半导体结构501中还设置有第一导电触点5011，在第二半导体结构502中还设置有第二导电触点5021。所述第一导电触点5011的径宽(这里，径宽可以理解为与第一表面5032平行的平面上的截面宽度)与第二导电触点5021的径宽可以相等也可以不同。所述第一导电触点5011及所述第二导电触点5021的材料均可以包括导电材料，包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)、硅化物或其任何组合。
106.在一些实施例中，所述第一导电触点5011和所述第二导电触点5021的材料均包括cu或co。
107.在一些具体的实施例中，第一导电触点5011与所述第一内插触点5033之间以及第二导电触点5021与所述第二内插触点5034之间，可以是通过接触的方式导电连接，或可以通过任何其他适当的导电方式连接。
108.基于此，在一些实施例中，
109.所述第一半导体结构501包括：
110.第一衬底5012；
111.位于所述第一衬底5012上的所述外围电路5013；
112.位于所述外围电路5013上的所述第一导电触点5011；
113.所述第二半导体结构502包括：
114.第二衬底5022；
115.位于所述第二衬底5022上的所述阵列访问电路5023；
116.位于所述阵列访问电路5023上的所述相变存储单元阵列5024；
117.位于所述相变存储单元阵列5024上的所述第二导电触点5021。
118.示例性的，如图8所示，所述第一半导体结构501包括：第一衬底5012、外围电路
5013以及第一导电触点5011。其中，所述第一衬底5012的材料包括但不限于硅。所述外围电路5013前已述及，这里不再赘述。
119.所述第二半导体结构502包括：第二衬底5022、阵列访问电路5023、相变存储单元阵列5024以及第二导电触点5021。其中，所述第二衬底5022的材料包括但不限于硅。所述阵列访问电路5023及相变存储单元阵列5024在上述实施例中均已述及，这里不再赘述。
120.相较于相关技术中的将外围电路以及阵列访问电路与相变存储单元阵列设置在同一个半导体结构中，本发明实施例中的外围电路5013设置在与相变存储单元阵列5024以及阵列访问电路5023不同的半导体结构中，一方面，可以根据实际需求形成相应的电路，更有利于在存储器中实现更为复杂的电路。另一方面，在形成第一半导体结构501或第二半导体结构502的工艺制程上，更加灵活，提高了工艺窗口，降低了工艺难度；从而可以提高产品的良率，降低制造成本。
121.需要说明的是，图8示出了存储器的第一、第二半导体结构仅用于作为实例，不用于限制本发明实施例的存储器的第一、第二半导体结构。
122.在一些实施例中，所述内插器503还包括设置在与所述第一表面5032相对的第二表面5035上的第三内插触点5036；所述第一导电触点5011和第二导电触点5021均通过所述基板5031与所述第三内插触点5036电连接；所述存储器500通过所述第三内插触点5036与外部器件电连接。
123.实际应用中，如图7b所示，所述内插器503包括基板5031、第一内插触点5033、第二内插触点5034以及第三内插触点5036。其中，第一导电触点5011、第二导电触点5021以及第三内插触点5036之间相互导通。这里，通过第三内插触点5036将存储器与外部器件进行电连接，以使与第一内插触点5033连接的第一半导体结构501、与第二内插触点5034连接的第二半导体结构502均能够与外部器件实现电连接。
124.这里，所述外部器件是指该存储器在使用时需要与该存储器连接的外界电路、外界装置、或外界系统等。
125.在一些实施例中，所述第一半导体结构501还包括第一互连层5014；所述外围电路5013通过所述第一互连层5014与所述第一导电触点5011连接；
126.所述第二半导体结构502还包括第二互连层5025；所述相变存储单元阵列5024及阵列访问电路5023通过所述第二互连层5025与所述第二导电触点5021连接。
127.实际应用中，通过所述第一互连层5014将存储器的外围电路5013与内插器503连接。所述第二互连层5025还包括图8中示出的连接结构，通过所述第二互连层5025中的连接结构将存储器的相变存储单元阵列5024中的字线或者位线及阵列访问电路5023与内插器503连接。
128.需要说明的是，图8示出了存储器的存储单元阵列、阵列访问电路及外围电路的结构仅用于作为实例，不用于限制本发明实施例的存储器的存储单元阵列、阵列访问电路及外围电路的结构。
129.在一些实施例中，所述外围电路5013至少包括模拟电路、电压发生器、控制逻辑电路及i/o电路；
130.所述阵列访问电路5023至少包括地址线驱动器、地址线解码器及页缓冲器。
131.可以理解的是，所述外围电路5013可以包括电压发生器、电流发生器、熔断保护电
路、模拟电路、控制逻辑电路及i/o电路，还可以包括控制逻辑、数据缓冲器等；优选地，所述外围电路5013包括模拟电路、电压发生器、控制逻辑电路及i/o电路。
132.本发明实施例中提供的存储器中，如图9所示，至少将外围电路设置在第一半导体结构上，将相变存储单元阵列与其连接较为紧密的阵列访问电路设置在第二半导体结构上，之后，将第一半导体结构和第二半导体结构附接在内插器上。这样，可以在不同的衬底上分别形成两个半导体结构，以使产品的良率提高，进而降低制造成本；以及能够根据器件的实际需求对外围电路提供更多的使用面积，以允许具有更多嵌入式功能的复杂外围电路。
133.基于上述存储器，本发明实施例又提供了一种存储器系统，包括：
134.一个或多个如本发明上述实施例中任一项所述的存储器；以及
135.存储控制器；所述存储控制器与所述存储器电连接。
136.实际应用中，所述存储控制器可以包括用于控制上述存储器系统执行读取操作、写操作、擦除操作等各种操作的整体控制器件。例如，中央处理器(cpu，central processing unit)、可以实现纠错的ecc(英文可以表达为error checking and correction)电路以及其他主要与逻辑运算相关的元件等。
137.这里，所述存储控制器与所述存储器电连接，以使所述存储控制器可以控制存储器执行相应的操作。
138.基于上述存储器，本发明实施例还提供了一种存储器的制造方法。图10为本发明实施例存储器的制造方法的实现流程示意图。如图10所示，所述方法包括以下步骤：
139.步骤1001：形成第一半导体结构；所述第一半导体结构至少包括外围电路；
140.步骤1002：形成第二半导体结构；所述第二半导体结构至少包括堆叠设置的相变存储单元阵列和阵列访问电路；
141.步骤1003：形成内插器；所述内插器至少包括电连接的第一内插触点和第二内插触点；其中，所述第一半导体结构通过所述第一内插触点附接到所述内插器上；所述第二半导体结构通过所述第二内插触点附接到所述内插器上。
142.图11a
‑
11e为本发明实施例提供的一种存储器的制造过程的剖视图的示例。应当理解，图10中所示的操作并非排他的，也可以在所示操作中的任何操作之前、之后或之间执行其他操作。下面结合图10、图11a
‑
11e描述本发明各实施例的存储器的形成方法。
143.在步骤1001中，如图11a所示，主要形成存储器的外围电路。
144.在一些实施例中，所述形成第一半导体结构501，包括：
145.提供第一衬底5012；
146.在所述第一衬底5012上形成所述外围电路5013；
147.在所述外围电路5013上形成所述第一导电触点5011；
148.实际应用中，存储器的外围电路5013具体可以包括互补金属氧化物半导体(cmos，complementary metal oxide semiconductor)晶体管及该晶体管的控制电路。形成所述存储器的外围电路的晶体管及相关控制电路的具体过程可以包括：先在衬底(如硅衬底)上形成p型阱区(英文可以表达为pwell)和n型阱区(英文可以表达为nwell)，分别在pwell进行n掺杂，在nwell进行p掺杂，形成所需半导体掺杂区；然后，在衬底表面以上形成金属栅极，得到包含晶体管的外围电路及相关控制电路。
149.需要说明的是，所述外围电路5013可以包括电压发生器、电流发生器、熔断保护电路、模拟电路、控制逻辑电路及i/o电路，还可以包括控制逻辑、数据缓冲器等；优选地，所述外围电路包括模拟电路、电压发生器、控制逻辑电路及i/o电路。其中，在控制逻辑的作用下，外围电路可以通过数据缓冲器与外部器件进行数据交互。
150.在步骤1002中，如图11b所示，主要形成所述存储器的相变存储单元阵列和阵列访问电路。
151.所述形成第二半导体结构502，包括：
152.提供第二衬底5022；
153.在所述第二衬底5022上形成所述阵列访问电路5023；
154.在所述阵列访问电路5023上形成所述存储器的相变存储单元阵列5024；
155.在所述相变存储单元阵列5024上形成所述第二导电触点5021。
156.实际应用中，形成相变存储单元阵列5024的方法可以包括：在地址线互连层上形成第一地址线层；在所述第一地址线层上形成多个存储单元以及第二地址线层，以形成所述相变存储单元阵列；其中，所述第一地址线层和所述第二地址线层平行于同一平面且彼此垂直，所述多个存储单元中的每一存储单元与所述第一地址线层和第二地址线层均垂直。
157.实际应用中，所述第一地址线层可以包括字线层，对应地所述第二地址线层可以包括位线层；或者，第一地址线层可以包括位线层，对应地第二地址线层可以包括字线层。第一地址线层可以包括多条字线或者位线；第二地址线层可以包括多条位线或者字线。实际应用中，所述字线或位线的材料可以包括钨。第一地址线层与第二地址线层平行，并且第一地址线层的地址线(字线或位线)与第二地址线层的地址线(位线或字线)垂直；多个存储单元中的每一存储单元与所述第一地址线层和第二地址线层均垂直。所述每个存储单元包括：依次层叠设置的第一电极层、选通层、第二电极层、相变存储层和第三电极层。这里，字线、位线以及存储单元之间的相对位置关系以及存储单元的结构均可以参考图3。
158.实际应用中，形成相应第一地址线层的地址线或相应第二地址线层的地址线的步骤，包括：沉积导体层；对所述导体层进行图案化处理；对进行图案化处理后的导体层进行刻蚀，形成相应第一地址线层的地址线或相应第二地址线层的地址线。
159.实际应用中，参考图3，形成相应存储单元的步骤包括：在相应的第一地址线层上依次沉积第一电极层305、选通层304、第二电极层303、相变材料层302及第三电极层301；对所述第一电极层305、选通层304、第二电极层303、相变材料层302及第三电极层301进行图案化处理；对进行图案化处理后的所述第一电极层305、选通层304、第二电极层303、相变材料层302及第三电极层301进行刻蚀，形成相应存储单元。
160.需要说明的是，上述存储器500的阵列访问电路5023可以包括地址线驱动器、地址线解码器及页缓冲器。
161.在步骤1003中，如图11c所示，主要形成电连接的第一内插触点和第二内插触点。
162.在一些实施例中，所述形成内插器503，包括：
163.提供基板5031；
164.在所述基板5031的第一表面5032上形成并列设置的第一内插触点5033和第二内插触点5034；
165.所述第一内插触点5033通过所述基板5031电连接至所述第二内插触点5034；
166.所述第一半导体结构501还包括第一导电触点5011；
167.所述第二半导体结构502还包括第二导电触点5021；
168.其中，所述第一导电触点5011与所述第一内插触点5033导电连接，以使第一半导体结构501通过第一内插触点5033附接到内插器503上；第二导电触点5021与第二内插触点5034导电连接，以使第二半导体结构502通过第二内插触点5034附接到内插器503上。
169.实际应用中，所述基板5031可以是具有布线电路的电路板，也可以是包括硅(例如单晶硅)、陶瓷、玻璃或任何其他适当的材料所形成的衬底。形成的第一内插触点5033和第二内插触点5034的材料均可以包括导电材料，包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)、硅化物或其任何组合。
170.这里，第一导电触点5011与第一内插触点5033之间以及第二导电触点5021与第二内插触点5034之间的连接方式可以包括接触的方式导电连接。
171.示例性的，所述接触的方式具体可以包括：将第一半导体结构501中第一导电触点和内插器503中第一内插触点5033对准，使得第一导电触点5011与第一内插触点5033相接触。将第二半导体结构502中第二导电触点5021和内插器503中第二内插触点5034对准，使得第二导电触点5021与第二内插触点5034相接触。
172.实际应用中，在分别形成包含有外围电路的第一半导体结构和包含有相变存储单元阵列和阵列访问电路的第二半导体结构后，将两个半导体结构插接在内插器上，以形成整个存储器。在对整个存储器进行良率检测时，可以分别对两个半导体结构进行检测；这样，在一个半导体结构出现失效时，另外一个半导体结构不受其影响，进而可以提高整个存储器的良率。
173.在一些实施例中，所述方法还包括：
174.在所述第一衬底5012上形成所述外围电路5013之后，在所述外围电路5013上形成第一互连层5014；
175.所述在所述外围电路5013上形成第一导电触点5011，包括：
176.在所述第一互连层5014上形成所述第一导电触点5011，以使所述外围电路5013通过所述第一互连层5014与所述第一导电触点5011连接；
177.所述方法还包括：
178.在所述阵列访问电路5023上形成所述存储器的相变存储单元阵列5024之后，在所述相变存储单元阵列5024上形成第二互连层5025；
179.所述在所述相变存储单元阵列5024上形成第二导电触点5021，包括：
180.在所述第二互连层5025上形成所述第二导电触点5021，以使所述相变存储单元阵列5024及阵列访问电路5023通过所述第二互连层5025与所述第二导电触点5021连接。
181.实际应用中，在步骤1001中，还需要形成第一互连层5014，如图11d所示；其中，形成第一互连层5014的方法包括：形成介质层；在所述介质层中形成贯穿介质层且延伸至待连接结构中的孔或沟槽；在所述孔或沟槽中填充导电材料，以形成第一互连层5014。这里，所述介质层可以包括氧化硅，所述导电材料可以包括铜或钨。
182.在步骤1002中，还需要形成第二互连层5025，如图11d所示；其中，形成第二互连层5025的方法与上述形成第一互连层5014的方法类似，这里不再赘述。
183.需要说明的是，步骤1001和步骤1002的执行顺序不受限制，二者可以并行。只要在步骤1003前完成即可。
184.在一些实施例中，所述方法还包括：在与所述第一表面5032相对的第二表面5035上形成第三内插触点5036；所述第一导电触点5011和第二导电触点5021均与所述第三内插触点5036电连接；所述存储器500通过所述第三内插触点5036与外部器件电连接。
185.这里，如图11e所示，通过第三内插触点5036将上述存储器500与外部器件进行电连接，以使与第一内插触点5033连接的第一半导体结构501、与第二内插触点5034连接的第二半导体结构502均能够与外部器件实现电连接。
186.需要说明的是：“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
187.另外，本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
188.以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。