从寄存器传输级设计产生可合成连线表的方法与流程

技术特征：
1.一种从寄存器传输级设计产生可合成连线表以辅助半导体装置设计的方法，包括：提供对应于半导体装置的至少一部分的寄存器传输级设计信息；产生与对应于所述半导体装置的寄存器传输级设计的至少一部分相关联的行为信息；基于与所述半导体装置相关的一种或多种技术以及功率、性能及面积信息来编译一组半导体装置；识别由寄存器编译器产生的满足预先定义的功率、性能及面积条件的半导体装置；产生用于对齐所述半导体装置的输入/输出端口的结构信息；以及基于用户定义的参数生成一组一个或多个可合成半导体装置配置，使得所述可合成半导体装置配置中的一者可被选择以产生具有结构可合成输入/输出边界兼容半导体装置模块的设计连线表。

技术总结
阐述了从寄存器传输级设计产生可合成连线表以辅助半导体装置设计的方法。这些连线表提供对应于半导体装置的一部分的寄存器传输级设计信息。配置追踪器产生与寄存器传输级设计相关联的行为信息。寄存器编译器基于与所述半导体装置相关的一种或多种技术及功率、性能及面积信息来编译一组半导体装置。识别由寄存器编译器产生的满足预先定义的功率、性能及面积条件的半导体装置。产生用于对齐所述半导体装置的输入/输出端口的结构信息。基于用户定义的参数生成一组一个或多个可合成半导体装置配置，使得可合成半导体装置配置中的一者可被选择以产生具有结构可合成输入/输出边界兼容半导体装置模块的设计连线表。容半导体装置模块的设计连线表。容半导体装置模块的设计连线表。


技术研发人员：黄柏毅 于之元 罗兆君 黄智强 吕辰日
受保护的技术使用者：台湾积体电路制造股份有限公司
技术研发日：2021.02.22
技术公布日：2021/9/9