开关泄漏补偿电路的制作方法

1.各种实施例大体涉及开关泄漏补偿。
技术背景
2.数据代表具有有用价值的信息。数据可以采用存储信息的形式。数据存储可以是模拟形式。数据存储也可以是数字形式。
3.数字格式的数据可以在两个节点之间进行通信。在数字通信系统中的接收器处，数字编码的数据流可作为模拟信号被接收并由模数转换器(adc)转换为数字格式。模数转换器将数据流解释为时间的函数。例如，一些adc可以与时钟信号同步，其中时钟信号确定何时对电压信号进行采样。例如，数字数据流的准确恢复可能取决于准确的时钟时序。在一些实施方式中，时钟信号的时序可以确定数据流中的符号是否被解译为例如1或0。有时，接收到时钟信号，但其相位信息可能不确定。为了提高数据准确性和数据完整性，有时可以在启动数据之前或在接收数据时执行各种时钟信号相位对齐操作，以便可以向adc提供准确的时钟相位信息。
4.在集成电路应用中，adc通常可以使用一个或多个由晶体管实现的电路级来执行关键的时序功能。在各种adc电路中，一些晶体管可能在线性模式中运行以处理模拟信号。在一些adc电路中，某些晶体管可能被设计为作为理想开关(例如，数字信号)运行。理想的晶体管开关可以响应于控制信号在导通状态或关断状态下运行。然而，实际上，真实的集成电路中的晶体管可能表现出与固有器件特性和/或外部参数(例如器件工艺参数、施加的电压和器件的温度)相关的非理想行为。


技术实现要素：

5.与开关泄漏补偿延迟电路相关的装置和相关方法包括补偿晶体管，所述补偿晶体管被配置为被动地绕过与控制晶体管串联连接的电容器周围的泄漏电流。在说明性示例中，电容器和补偿晶体管可以并联连接在第一节点和第二节点之间。例如，补偿晶体管栅极可以直接连接到其源极和第二节点。控制晶体管可以将其漏极连接到第二节点。当控制信号关闭控制晶体管时，可以从补偿晶体管的泄漏电流提供控制晶体管的泄漏电流，使得跨过电容器两端的电压可以保持基本恒定。延迟电路可以有利地减轻电容器的电压下降,以减少例如在低速交错adc操作中时钟时间偏差。
6.各种实施例可以实现一个或多个优点。例如，mos电容器可以有利地减少延迟电路的制造步骤和面积。与开关相同尺寸和类型的晶体管可以补偿由开关跨工艺、电压和温度引起的泄漏。在一些实施例中，可以使晶体管的空间位置略高于开关以减少对面积的负面影响。通过引入开关泄漏补偿延迟电路，一些实施例可以使时间偏移dac能够在大时钟频率范围内使用，因为泄漏问题是大时钟频率范围应用的大限制。一些实施例可以使adc能够在没有任何缺点的情况下跨频率、工艺、电压、温度(pvt)和失配工作。一些实施例可以灵活地用于例如可编程逻辑中，例如现场可编程门阵列(fpga)，其可以允许延迟电路可以对于现
场进行重新配置。在一些实施例中，例如当在诸如专用集成电路(asic)之类的固定硬件平台上实施时，可以降低成本、尺寸或功率。
7.在一个示例性方面，延迟电路被配置为获得预定延迟。延迟电路包括耦接在第一节点和第二节点之间的电容器。延迟电路还包括第一晶体管。第一晶体管的漏极连接到第二节点，第一晶体管的源极连接参考节点，第一晶体管的栅极耦接到第一栅极控制信号。第一晶体管响应于第一栅极控制信号调制第一漏极与第一源极之间的连通性。延迟电路还包括第二晶体管，其具有漏极和源极并与电容器并联耦接，其栅极被耦接为向第二栅极施加小于第二晶体管的第二阈值电压的电压。当处于第一模式时，第一栅极控制信号将小于第一晶体管的第一阈值电压的电压施加到第一栅极，跨过电容器两端的电压基本恒定。
8.在一些实施例中，在第一模式中，第一晶体管可以提供第一泄漏电流i
leak1
，第一泄漏电流i
leak1
与由第二晶体管提供的第二泄漏电流i
leak2
基本匹配。第二漏极可以连接到第一节点，第二源极可以连接到第二栅极和第二节点。第二晶体管可以与第一晶体管在同一管芯上并且具有基本相同的尺寸。第一晶体管可以是n沟道金属氧化物半导体场效应晶体管(nmosfet)或p沟道金属氧化物半导体场效应晶体管(pmosfet)。第一晶体管也可以是传输门。在一些实施例中，第二晶体管可以是n沟道金属氧化物半导体场效应晶体管(nmosfet)。电容器可以是金属氧化物半导体晶体管。在一些实施例中，参考节点的电位可以是电路地电位。第二晶体管的第二栅极可以连接到第二节点。
9.在另一个示例性方面，一种系统包括缓冲器输出，该缓冲器输出被耦接以驱动第一节点在输入时钟信号上进行预定延迟。该系统还包括至少一个延迟电路，延迟电路被配置为获得预定延迟。所述至少一个延迟电路中的每个延迟电路包括耦接在第一节点和第二节点之间的电容器。所述至少一个延迟电路中的每个延迟电路还包括第一晶体管，其漏极连接到第二节点，源极连接到参考节点，并且栅极耦接到第一栅极控制信号。第一晶体管响应于第一栅极控制信号调制第一漏极与第一源极之间的连通性。至少一个延迟电路中的每个延迟电路还包括第二晶体管，其具有漏极和源极并与电容器并联耦接，并且栅极被耦接为向第二晶体管的栅极施加小于第二晶体管的第二阈值电压的电压。在第一模式中，当第一栅极控制信号向第一栅极施加小于第一晶体管的第一阈值电压的电压时，跨过电容器两端的电压基本恒定。
10.在一些实施例中，在第一模式中，第一晶体管可以提供第一泄漏电流i
leak1
，第一泄漏电流i
leak1
与由第二晶体管提供的第二泄漏电流i
leak2
基本匹配。第二晶体管可以与第一晶体管在同一管芯上并且具有相同的尺寸。第一晶体管可以是nmosfet或pmosfet。第一晶体管也可以是传输门。第二晶体管可以是nmosfet。电容器可以是金属氧化物半导体晶体管。在一些实施例中，参考节点的电位可以是电路地电位。在一些实施例中，第二晶体管的栅极可以连接到第二节点。
11.在另一个示例性方面，一种方法包括提供耦接在第一节点和第二节点之间的电容器，以及提供被耦接在第一节点和第二节点之间的电容器。该方法还包括提供第一晶体管，第一晶体管具有连接到第二节点的第一漏极、连接到参考节点的第一源极和耦接到第一栅极控制信号的第一栅极，其中第一晶体管响应于第一栅极控制信号调制第一漏极和第一源极之间的连接性。所述方法还包括提供第二晶体管，第二晶体管具有第二漏极和第二源极，第二晶体管与电容器并联耦接，还具有第二栅极，第二栅极被耦接为向第二栅极施加小于
第二晶体管的第二阈值电压的电压。此外，所述方法还包括，在第一模式中，当第一栅极控制信号将小于第一晶体管的第一阈值电压的电压施加到第一栅极时，利用第二晶体管向第一晶体管提供基本上由第一晶体管汲取的第一泄漏电流i
leak1
，使得跨过电容器两端的电压基本保持恒定。
12.在一些实施例中，在第一模式中，第二晶体管可以基本匹配第一漏电流i
leak1
。第二漏极可以连接到第一节点，第二源极可以连接到第二栅极和第二节点。参考节点的电位可以是电路地电位。第二栅极可以连接到第二节点。
13.在附图和下面的描述中阐述了各种实施例的细节。从描述和附图以及从权利要求中，其他特征和优点将是显而易见的。
14.附图简述
15.图1描绘了可在其上实施所公开的电路和工艺的示例性可编程集成电路(ic)。
16.图2描绘了具有开关泄漏补偿延迟系统的示例性交错模数转换器(adc)。
17.图3a描绘了用于交错adc的延迟系统。
18.图3b描绘了在理想化模型中当延迟电路中的开关断开时的现有技术延迟电路。
19.图3c描绘了当延迟电路中的开关断开并且具有与开关相关联的泄漏电流时延迟电路的示例性时序图。
20.图4a描绘了示例性开关泄漏补偿延迟电路。
21.图4b描绘了另一示例性开关泄漏补偿延迟电路。
22.图4c描绘了在图2中实施的示例性开关泄漏补偿延迟系统。
23.图5a描绘了示例性实验结果，其示出了图3c中的延迟电路的时序图。
24.图5b描绘了示例性实验结果，其示出了图4c中的开关泄漏补偿延迟电路的时序图。
25.图6a描绘了图3c中的延迟电路的示例性仿真结果。
26.图6b描绘了图4c中的开关泄漏补偿延迟电路的示例性仿真结果。
27.图7描绘了执行开关泄漏补偿的示例性方法的流程图。
28.各图中相同的参考符号表示相同的元件。
29.详细说明
30.与开关泄漏补偿延迟电路相关的装置和相关方法包括补偿晶体管，所述补偿晶体管被配置为被动地绕过与控制晶体管串联连接的电容器周围的泄漏电流。在说明性示例中，电容器和补偿晶体管可以并联连接在第一节点和第二节点之间。例如，补偿晶体管栅极可以直接连接到其源极和第二节点。控制晶体管可以将其漏极连接到第二节点。当控制信号关闭控制晶体管时，可以从补偿晶体管的泄露电流提供控制晶体管的泄露电流，使得跨越电容器的电压可以保持基本恒定。延迟电路，例如参考图4a描述的示例性延迟电路405a，可以例如在低速交错adc操作中有利地减轻电容器的电压下降以减少时钟时间偏差。
31.为了帮助理解，本文被组织为如下结构。首先，参考图1简要介绍适用于执行模数转换的示例性平台(例如fpga)。其次，参考图2
‑
4c，转为讨论介绍如何使用示例性电路来引入预定延迟并补偿由开关提供的泄漏电流。然后，参考图5a和图6b，讨论公开了示例性电路的示例性实验结果和模拟结果。最后，参考图7，讨论了执行开关泄漏补偿的示例性方法。通过使用延迟电路，可以补偿泄漏电流并且可以有利地解决低速下的时间偏移数模转换器
(dac)功能。
32.图1描绘可在其上实施所公开的电路和工艺的示例性可编程集成电路(ic)。可编程集成电路100包括fpga逻辑。可编程集成电路100可以用各种可编程资源来实现，并且可以被称为片上系统(soc)。fpga逻辑的各种示例可以包括阵列中的几种不同类型的可编程逻辑块。
33.例如，图1图示了包括大量不同可编程片(tile)的可编程集成电路100，包括多千兆位收发器(mgt)101、可配置逻辑块(clb)102、随机存取存储器块(bram)103、输入/输出块(iob)104、配置和时钟逻辑(config/clocks)105、数字信号处理块(dsp)106、专用输入/输出块(i/o)107(例如，时钟端口)和其他可编程逻辑108(例如，数字时钟管理器、模数转换器、系统监控逻辑)。可编程集成电路100包括专用处理器块(proc)110。可编程集成电路100可以包括内部和外部重配置端口(未示出)。
34.在各种示例中，串行器/解串器可以使用mgt 101来实现。mgt 101可以包括各种数据串行器和解串器。数据串行器可以包括各种多路复用器实施方式。数据解串器可以包括各种解复用器实施方式。
35.在fpga逻辑的一些示例中，每个可编程片包括可编程互连元件(int)111，其具有去往和来自每个相邻片中的对应互连元件的标准化互连124。因此，可编程互连元件合在一起实现所示fpga逻辑的可编程互连结构。可编程互连元件int 111包括去往和来自同一片内的可编程逻辑元件的内部连接120，如图1中包括的示例所示。可编程互连元件int 111包括去往和来自同一片内的可编程互连元件int 111的内部int连接122，如图1中包括的示例所示。
36.例如，clb 102可以包括可以被编程以实现用户逻辑的可配置逻辑元件(cle)112，加上单个可编程互连元件int 111。bram 103可以包括bram逻辑元件(brl)113和一个或更多个可编程互连元件。在一些示例中，片中包括的互连元件的数量可以取决于片的高度。在图示实施方式中，一个bram片具有与五个clb相同的高度，但也可以是其它数量(例如，四个)。dsp片106可包括dsp逻辑元件(dspl)114和一个或多个可编程互连元件。iob 104可以包括例如输入/输出逻辑元件(iol)115的两个实例和可编程互连元件int 111的一个实例。例如，连接到i/o逻辑元件115的实际i/o接合焊盘可以使用分层在各种图示的逻辑块上方的金属制造，并且可以不限于输入/输出逻辑元件115的区域。
37.在图示的实施方式中，靠近管芯(die)中心的列状区域(图1中的阴影所示)用于配置、时钟和其他控制逻辑。从列延伸的水平区域109在可编程集成电路100的宽度上分布时钟和配置信号。注意，“列状”和“水平”区域的说法是相对于以纵向方向观看图示而言的。
38.一些利用图1所示架构的可编程集成电路可包括会破坏构成可编程集成电路的大部分的常规列状结构的附加逻辑块。附加逻辑块可以是可编程块和/或专用逻辑。例如，图1所示的处理器块proc 110跨越多列clb 102和bram 103。
39.图1示出了示例性可编程ic架构。列中逻辑块的数量、列的相对宽度、列的数量和顺序、列中包含的逻辑块类型、逻辑块的相对大小以及互连/逻辑的实施方式，这些都是纯粹作为例子提供的。例如，在实际可编程ic中，无论clb 102出现在哪里，都可以包括多于一个相邻列的clb 102，以促进用户逻辑的有效实现。
40.fpga中可以嵌入至少一个收发器，以在通信过程中进行数据发送和数据接收。模
数转换是将连续范围的模拟信号电平转换为数字代码的过程。模拟信号电平可以通过使用adc被转换为数字电压、数字电流或数字电荷信号。adc可用于许多应用，例如通信系统。adc中可以使用开关和电容器来控制adc的采样。开关泄漏补偿电路可用于补偿由开关引入的泄漏电流并有利地保持转换的准确性。
41.图2描绘了具有开关泄漏补偿延迟系统的示例性交错模拟数字转换器(adc)。通信系统200包括基站205。基站205可以用于向一些数据通信设备发送数据和从一些数据通信设备接收数据。在该示例性例子中，基站205从蜂窝电话210接收模拟信号。基站205包括fpga 215以通过基站205和蜂窝电话210之间的天线220执行数据通信。天线220将接收到的模拟信号225传输到滤波器230。滤波器230过滤模拟信号225中的误差和/或噪声。过滤的模拟信号由放大器235放大以生成处理的模拟信号240。处理的模拟信号240通过模数转换器(adc)系统245被转换为数字信号250。数字信号250然后例如由数字信号处理器(dsp)255处理。
42.高速电子设备(例如5g技术)可能需要高采样率的adc。例如，接收器可以使用每秒5千兆采样(gigasamples)(gsps)的adc，具有1ghz、直流耦接、全差分放大器前端。每个信号可以以200ps进行采样。时间交替adc可用于实现高采样率。例如，通过使用包括四个子adc的时间交替adc，四个子adc中的每一个adc可能只需要具有例如1.25gsps的采样率。
43.在描述的示例中，处理过的模拟信号240由缓冲器260接收，然后由四个子adc 265a、265b、265c、265d采样。例如，第一样本可由第一adc 265a采样。四个子adc 265a、265b、265c、265d中的每一个adc由采样驱动器电路驱动。每个采样驱动器电路产生不同的采样时钟信号。例如，第一子adc 265a使用的第一采样时钟信号与参考时钟信号相比可以具有0度相位差。第二子adc 265b使用的第二采样时钟信号与参考时钟信号相比可以具有90度的相位差。第三子adc 265c使用的第三采样时钟信号与参考时钟信号相比可以具有180度的相位差。第四子adc 265d使用的第四采样时钟信号与参考时钟信号相比可以具有270度的相位差。
44.子adc 265a、265b、265c、265d中的每一个adc可以在精确时间采样(例如，第一子adc 265a可以在0s采样，第二子adc 265b可以在800ps采样，第三子adc 265c可以在1600ps采样，第四子adc 265d可以在2400ps采样)。由于制造或技术限制，每个子adc的电气特性可能会有所不同。子adc的不匹配可能会产生谐波杂散和交错杂散。例如，第一子adc 265a可以在800ps
±
10fs进行采样。即使对于像10fs这样的小数量，也可能导致时间偏差，尤其是当感兴趣的最高中频在ghz范围内且对交替音调(interleaving tones)有严格规范时。在描绘的示例中，每个采样驱动器电路包括第一缓冲器(例如，反相器)270和第二缓冲器(例如，反相器)275，以保持采样信号的相位。在第一缓冲器270和第二缓冲器275之间，布置开关泄漏补偿延迟系统280以在反向处理的模拟信号上引入预定延迟以解决时间偏移问题。参考图4a
‑
4c，将更详细地描述开关泄漏补偿延迟系统280的示例。
45.子adc 265a、265b、265c、265d中的每一个adc都与选择电路285(例如，多路复用器)连接。选择电路285选择性地输出由四个子adc 265a、265b、265c、265d采样的信号以形成数字信号250。
46.图3a描绘用于交替adc的现有技术延迟系统。在现有技术中，延迟系统300被设置在第一缓冲器270和第二缓冲器275之间。延迟系统300包括并联连接的一个或多个延迟电
路305。例如，第一延迟电路305包括第一电容器c0，其被布置为在到来的采样时钟信号上引入延迟。在一些实施例中，电容器c0可以是mos电容器。电容器c0的另一端通过节点b0与第一开关m0相连。第一开关m0由控制信号d0控制。在描绘的示例中，开关m0包括n沟道金属氧化物半导体场效应晶体管(nmosfet)。nmosfet的漏极连接到节点b0。nmosfet的源极接地。nmosfet的栅极由受控信号d0控制。
47.通过闭合或断开各个延时电路的开关，延时电路中的电容可以被加到或不被加到电路中。然后可以通过控制控制信号d0、d1…
d
n
‑1来对延迟进行编程。描绘了节点b0处的对应波形。在采样开始clk_bar上升沿期间，节点b0的电压上升到v
dda
。v
dda
(例如，0.9v)是缓冲器270的电源以及通过缓冲器270和缓冲器275的时钟信号的高电平。
48.图3b描绘了在理想化模型中当延迟电路中的开关断开时的现有技术延迟电路。在该描绘的示例中，第一晶体管m0没有泄漏电流并且寄生电容c
b0
可以忽略。描绘了第二节点b0处的对应波形。当晶体管m0没有泄漏电流时，采样时钟信号的波形看起来保持良好。
49.图3c描绘了当延迟电路中的开关断开并且具有与开关相关联的泄漏电流时延迟电路的示例性时序图。实际上，第一晶体管m0具有泄漏电流。当晶体管m0有泄漏电流且adc的速度较低时，采样时钟信号的波形不是理想的采样时钟信号，因为泄漏电流可能使晶体管m0不再关断，即使晶体管m0(例如，n沟道mosfet)的栅极电压为0v。时序图揭示了在电容器和晶体管m0之间的结点处电容器电压下降的不良影响。
50.示出了第二节点b0处的对应波形。在采样开始clk_bar上升沿期间，由于c
b0
的存在，第二节点b0处的电压没有上升到v
dda
。第二节点b0处的电压上升到v
b0h
。
51.v
b0h
＝(v
dda
*c0)/(c0 c
b0
)。泄漏电流可能使第二节点b0处的电压泄漏到零。如图3c所示，晶体管m0在采样结束期间未关断，这可能会影响低速下的时间偏移dac功能。由于负电压，m0的漏极变成m0的源极，m0的源极变成m0的漏极。因此，晶体管m0可以从截止状态进入饱和状态。例如，b0和地之间的阻抗可能是m0的1/g
m
，这与m0的导通电阻相比可能是一个较低的值。
52.图4a描绘了示例性开关泄漏补偿延迟电路。延迟电路405a包括第一电容器c0。第一电容器c0布置在第一节点a0和第二节点b0之间。第一电容器c0用于在通过第一节点a0传入的采样时钟信号上引入预定延迟。在一些实施例中，为了精度和较小的面积，电容器c0可以是mos电容器。
53.电容c0的另一端通过第二节点b0与第一晶体管m0相连。在该描绘的示例中，晶体管m0是n沟道金属氧化物半导体场效应晶体管(nmosfet)。晶体管m0的漏极连接至第二节点b0。晶体管m0的源极连接至参考节点(例如，地电位)。晶体管m0的栅极由受控信号d0控制。响应于受控信号d0，晶体管m0调制漏极和源极之间的连通性。当晶体管m0的栅极和源极之间施加的电压小于晶体管m0的阈值电压v
t1
时，由于亚阈值效应，晶体管m0提供第一泄漏电流i
leak1
。如图3c中所讨论的，第一漏电流i
leak1
会导致时间偏差。
54.延迟电路405a还包括第二晶体管t0。在该描绘的示例中，第二晶体管t0是nmosfet。第二晶体管t0与电容器c0并联连接。第二晶体管t0的漏极耦接第一节点a0。第二晶体管t0的源极耦接第二节点b0。第二晶体管t0的栅极耦接一电压。当施加到栅极的电压使得第二晶体管t0的栅极和源极之间的电压差v
gs
小于第二晶体管t0的阈值电压v
t2
时，第二晶体管t0在第二源极和第二漏极之间不具有导通路径。由于亚阈值效应，第二晶体管t0也会引入第二泄
漏电流i
leak2
。第二泄漏电流i
leak2
抵消并补偿第一泄漏电流i
leak1
，这可以使第二节点b0处的电压随时间基本恒定。
55.在这个描述的例子中，第二晶体管t0的栅极和源极都耦接到第二节点b0。通过源极与栅极的连接，源极与栅极之间的电压差v
gs
为0，小于第二晶体管t0的阈值电压v
t2
。通过连接源极和栅极，可以有利地减少布线连接复杂度、延迟电路的面积和制造工艺的步骤。
56.在一些实施例中，第二晶体管t0可以被设计成基本上复制晶体管m0，和/或可以在相同的管芯(die)上并具有与晶体管m0相同的类型和基本上相同的尺寸。晶体管m0的泄漏电流可以跨工艺、电压和温度基本精确匹配(例如，尺度上)。在一些实施例中，第二晶体管t0的位置可以被布置为高于晶体管m0的位置。在一些实施例中，可以通过减小c0的电容值来补偿第二晶体管t0的增加的电容。
57.通过在延迟电路405a中引入第二晶体管t0，使第二节点b0的电压v
b0h
保持恒定。v
b0h
＝(v
dda
*c0)/(c0 c
b0
)，其中cb0为晶体管m0的寄生电容。
58.图4b描绘了另一示例性开关泄漏补偿延迟电路。延迟电路405b包括第一电容器c0’
。第一电容器c0’
布置在参考节点(例如，地电位)和第二节点b0’
之间。第一电容器c0’
用于在传送到第一节点a0'的到来的采样时钟信号上引入预定延迟。在一些实施例中，为了精度和较小的面积，电容器c0’
可以是mos电容器。
59.电容c0’
的另一端通过第二节点b0’
与第一晶体管m0’
相连。在这个描绘的示例中，第一晶体管m0'是p沟道金属氧化物半导体场效应晶体管(pmosfet)。在一些实施例中，第一晶体管m0'可以是传输门(transmission gate)。延迟电路405b还包括第二晶体管t0'。在这个描述的例子中，第二个晶体管t0'是一个pmosfet。在一些实施例中，第二晶体管t0'可以是传输门，因为电源和地都需要分别在上升沿和下降沿传递到电容器。实际上，由于亚阈值效应，延迟电路405b中的第二晶体管t0’
会引入泄漏电流，该泄漏电流可用于补偿第一晶体管m0’
提供的泄漏电流。这样，第二节点b0’
处的电压v
b0h
保持恒定。
60.图4c描绘了在图2中实施的示例性开关泄漏补偿延迟系统。开关漏电补偿延迟系统280包括至少一个并联连接的延迟电路405a。在每个延迟电路405a中，开关m0、m1…
m
n
‑1分别由二进制电压信号d0、d1…
d
n
‑1控制。通过控制分别施加到开关m0、m1…
m
n
‑1的栅极的二进制电压信号d0、d1…
d
n
‑1，可以获得可编程延迟。开关m0、m1…
m
n
‑1引入的泄漏电流可以分别通过晶体管t0、t1…
t
n
‑1进行补偿。当m0、m1…
m
n
‑1中的一些导通时，缓冲器270可以由相应的截止晶体管(t0、t1…
t
n
‑1)加载。缓冲器270的导通电阻可以较低，因为它需要满足在实现时间偏移dac的所有系统中的抖动规范或转换时间。
61.在一些实施例中，开关泄漏补偿延迟系统280可以包括至少一个并联连接的延迟电路405b。开关m0’
、m1’…
m
n
‑1’
可以分别由二进制电压信号d0、d1…
d
n
‑1控制。通过控制分别施加到开关m0’
、m1’…
m
n
‑1’
的栅极的二进制电压信号d0’
、d1’…
d
n
‑1’
，可以获得可编程延迟。开关m0’
、m1’…
m
n
‑1’
引入的漏电流可以分别通过晶体管t0’
、t1’…
t
n
‑1’
进行补偿。
62.图5a示出了图3c中的延迟电路的时序图的示例性实验结果。在此实验中，在变快工艺角(fast fast corner，ff corner)处测试了具有125msps采样率的adc。采样脉冲的持续时间约为2ns。采样时钟的下降沿很重要。在110℃时检测到开关m0的泄漏电流。开关m0的阈值为0.25v。如图5a所示，2ns后有一个显著的下降，这导致2ns结束时节点b0处的电压出现负尖峰，晶体管m0的跨导出现正尖峰。m0的跨导上升到205us(约5k ohm)，而a0处的电压从
0.9v下降到0v。由于晶体管m0的这个低电阻值，晶体管m0导通并且电容器c0通过5k电阻连接在a0和地之间。
63.图5b示出了图4c中的开关泄漏补偿延迟电路的时序图的示例性实验结果。在此实验中，在变快工艺角(fast fast corner，ff corner)处测试了具有125msps采样率的adc。采样脉冲的持续时间约为2ns。采样时钟的下降沿在这里很重要。在110℃时检测到开关m0的泄漏电流和开关t0的泄漏电流。开关m0的阈值电压为0.25v。如图5b所示，2ns后即使有一点下降，下降也几乎不可见，并且在2ns结束时没有负尖峰。开关m0的泄漏电流与开关t0的泄漏电流几乎相同。使得开关m0的泄漏电流可以被开关t0的泄漏电流抵消。
64.图6a示出了图3c中的延迟电路的示例性仿真结果。在该仿真中，时间偏移dac的基本单元被设计为在采样结束时提供8fs的步长。每个子adc以625msps(整体adc以5gsps，间隔为8)运行，采样周期为200ps。100点的蒙特卡罗(monte
‑
carlo)模拟以125msps(全速的1/5)完成。如表所示，最大采样起始为10.08fs，最大采样结束为21.79fs。采样结束点可能会受到开关m0泄漏电流的显著影响。由于许多关闭单元被打开，最大步长值增加了两倍以上，这可能会导致丢失时间步长。
65.图6b示出了图4c中的开关泄漏补偿延迟电路的示例性仿真结果。在相同的仿真环境下，通过使用如图4c所示的延迟系统，最大采样结束为11.43fs，明显小于图6a中的21.79fs。这样就可以解决开关漏电导致的失配问题。
66.图7示出了执行开关泄漏补偿的示例性方法的流程图。补偿开关泄漏的方法700包括，在705，提供耦接在第一节点(例如，a0)和第二节点(例如，b0)之间的电容器(例如，c0)。方法700还包括，在710，提供第一晶体管(例如，m0)，其中第一晶体管m0的漏极连接到第二节点(b0)，第一晶体管m0的源极连接到参考节点，以及第一晶体管m0的栅极耦接到第一栅极控制信号(例如，d0)。第一晶体管m0响应于第一栅极控制信号d0来调制第一晶体管m0的漏极和源极之间的连通性。
67.方法700还包括，在715，提供第二晶体管(例如，t0)，第二晶体管t0的漏极和源极与电容器(c0)并联耦接，并且第二晶体管t0的栅极被耦接为向第二晶体管t0的栅极施加小于第二晶体管(t0)的第二阈值电压的电压。在720，动态监控第一晶体管m0是否被使能。如果第一晶体管m0被第一栅极控制信号d0使能，则方法700还包括，在725，通过第二晶体管(t0)提供基本上由第一晶体管m0汲取的第一泄漏电流i
leak1
，使得跨过电容器c0两端的电压基本保持恒定。
68.尽管已经参考附图描述了各种实施例，但其他实施例也是可能的。例如，第二节点b0可以通过电阻连接到v
dda
。在一些实施例中，开关m0、m1…
m
n
‑1可以由具有高阈值电压的晶体管代替。在一些实施例中，m0、m1…
m
n
‑1的长度可以增加。
69.在一些实施例中，延迟电路可以用于其他系统。例如，在压控延迟线(vcdl)中，晶体管可以用作开关。可以引入另一个晶体管来补偿由vcdl中的晶体管提供的泄漏电流。
70.虽然各种实施例可以使用可重新配置的可编程逻辑块(例如，fpga)来实现，但其他实施例可以在固定实施方式(例如，asic)中实现。虽然asic实现中的专用硬块电路一旦在集成电路中实例化就可能无法重新配置，例如，在一些实施方式中，asic实现可以对于例如功耗和/或管芯区域提供最小化的平台。
71.延迟电路的各种示例可以使用电路来实现，包括各种电子硬件。作为示例而非限
制，硬件可以包括晶体管、电阻器、电容器、开关、集成电路和/或其他电路。在各种示例中，延迟电路可以包括模拟和/或数字逻辑、分立部件、迹线和/或存储器电路，它们可以在包括各种集成电路(例如，fpga、asic、soc)的硅衬底上制造。在一些实施例中，延迟电路可以涉及由控制电路执行的预编程指令和/或软件的执行。例如，控制电路可被使用来产生预定控制信号以控制延迟电路中的开关。
72.在各种实施方式中，通信系统可以使用合适的通信方法、设备和技术进行通信。例如，系统可以使用点对点通信与兼容的设备(例如，能够向系统传输数据和/或从系统接收数据的设备)进行通信，其中消息通过专用物理链路(例如，光纤链路、红外链路、超声波链路、点对点布线、菊花链)直接从源传输到接收器。系统的组件可以通过任何形式或介质的模拟或数字数据通信来交换信息，包括通信网络上的基于分组的消息。通信网络的示例包括例如lan(局域网)、wan(广域网)、man(城域网)、无线和/或光网络，以及形成互联网的计算机和网络。其他实施方式可以通过向所有或基本上所有通过通信网络耦接在一起的设备广播来传输消息，例如通过使用全向射频(rf)信号。其他实施方式可以传输具有高方向性特征的消息，例如使用定向(即，窄波束)天线传输的射频信号或可选地与聚焦光学器件一起使用的红外信号。使用适当的接口和协议的其他实施方式也是可能的，例如，作为示例而非限制，usb2.0、firewire、ata/ide、rs
‑
232、rs
‑
422、rs
‑
485、802.11a/b/g/n、wi
‑
fi、wifi
‑
direct、li
‑
fi、蓝牙、以太网、irda、fddi(光纤分布式数据接口)、令牌环网络或基于频率、时间或码分的多路复用技术。一些实施方式可以选择性地包含诸如用于数据完整性的错误检查和纠正(ecc)之类的功能，或诸如加密(例如wep)和密码保护之类的安全措施。
73.已经描述了许多实施方式。然而，应当理解，可以进行各种修改。例如，如果所公开的技术的步骤以不同的顺序执行，或者如果所公开的系统的组件以不同的方式组合，或者如果这些组件补充有其他组件，则可以实现有利的结果。因此，其他实施方式也在以下权利要求的范围内。