半导体设备及其制造方法与流程

技术特征：
1.一种半导体设备，所述半导体设备包括：导电区域，其中，所述导电区域包括：n 型衬底，n-型层，所述n-型层位于所述n 型衬底的第一表面上，p型区域，所述p型区域位于所述n-型层上，以及栅电极，所述栅电极填充穿透所述p型区域并且位于所述n-型层中的沟槽的内侧，并且位于所述导电区域终止的部分处的所述沟槽的侧壁是倾斜的；末端区域，所述末端区域位于所述导电区域终止的所述部分处；以及连接区域，所述连接区域位于所述导电区域与所述末端区域之间。2.根据权利要求1所述的半导体设备，其中，所述沟槽的底部表面与倾斜的所述侧壁之间的角度大于90度且小于180度。3.根据权利要求2所述的半导体设备，其中，所述沟槽的所述底部表面与倾斜的所述侧壁之间的所述角度大于135度且小于160度。4.根据权利要求1所述的半导体设备，其中，所述沟槽的倾斜的所述侧壁下方的区域填充有绝缘材料。5.根据权利要求1所述的半导体设备，其中，所述沟槽的倾斜的所述侧壁下方的区域是所述n-型层和所述p型区域堆叠之处。6.根据权利要求1所述的半导体设备，其中，所述沟槽的倾斜的所述侧壁具有向下凹的形状。7.根据权利要求1所述的半导体设备，其中，所述沟槽的倾斜的所述侧壁具有向上凸的形状。8.根据权利要求1所述的半导体设备，其中，所述连接区域包括：所述n 型衬底，所述n-型层，所述n-型层位于所述n 型衬底的所述第一表面中，所述p型区域，所述p型区域位于所述n-型层上，下栅极流道，所述下栅极流道位于所述p型区域上并且连接到所述栅电极，末端氧化物层，所述末端氧化物层位于所述下栅极流道上，以及上栅极流道，所述上栅极流道位于所述末端氧化物层上。9.根据权利要求8所述的半导体设备，其中，与所述沟槽的底部表面和所述下栅极流道相连接的所述沟槽的所述侧壁是倾斜的。10.根据权利要求8所述的半导体设备，其中，所述氧化物层包括使所述下栅极流道的部分暴露的接触孔，并且所述上栅极流道通过所述氧化物层的所述接触孔与所述下栅极流道接触。11.根据权利要求1所述的半导体设备，其中，所述导电区域包括：氧化物层，所述氧化物层位于所述栅电极上，和源电极，所述源电极位于所述氧化物层上并且与所述栅电极绝缘。12.根据权利要求1所述的半导体设备，其中，
所述导电区域、所述连接区域、所述末端区域或其组合包括位于所述衬底的第二表面上的漏电极。13.一种半导体设备的制造方法，所述半导体设备的制造方法包括：在n 型衬底的第一表面上形成n-型层，所述n 型衬底包括导电区域、位于所述导电区域终止的部分处的末端区域，以及位于所述导电区域与所述末端区域之间的连接区域；蚀刻所述n-型层以形成沟槽；以及在所述沟槽中形成栅电极，其中，在所述沟槽的形成中，位于所述导电区域终止的所述部分处的所述沟槽的侧壁被蚀刻成倾斜的。14.根据权利要求13所述的半导体设备的制造方法，还包括：在所述n-型层上形成p型区域。15.根据权利要求14所述的半导体设备的制造方法，其中，在即使在将形成所述沟槽的所述区域中形成所述p型区域之后，所述p型区域和所述n-型层经蚀刻使得所述沟槽的所述侧壁是倾斜的。16.根据权利要求13所述的半导体设备的制造方法，其中，所述沟槽的形成包括：在蚀刻将形成所述沟槽的所述区域之后，用绝缘材料填充经蚀刻的区域，以及湿法蚀刻所述绝缘材料使得所述沟槽的所述侧壁是倾斜的。17.根据权利要求13所述的半导体设备的制造方法，还包括：在所述栅电极上形成氧化物层；以及在所述氧化物层上形成源电极。18.根据权利要求13所述的半导体设备的制造方法，还包括：在所述n 型衬底的第二表面上形成漏电极。

技术总结
本申请涉及半导体设备及其制造方法。根据本公开的一个实施例的半导体设备，包括：导电区域、位于导电区域终止的部分处的末端区域，以及位于导电区域与末端区域之间的连接区域。导电区域包括：n 型衬底；n-型层，该n-型层位于n 型衬底的第一表面处；以及p型区域，该p型区域位于n-型层上，以及栅电极，该栅电极填充穿透p型区域并位于n-型层中的沟槽的内侧，并且位于导电区域终止的部分处的沟槽的侧壁是倾斜的。斜的。斜的。


技术研发人员：周洛龙
受保护的技术使用者：起亚株式会社
技术研发日：2021.09.09
技术公布日：2022/6/4