微机电系统装置与其制造方法与流程

1.本发明涉及一种微机电系统(microelectromechanical system,mems)装置与其制造方法，且特别是涉及一种具有良好封孔品质的微机电系统装置与其制造方法。背景技术：2.微机电系统(mems)装置通常包含用以感测一物理条件(诸如力、加速度、压力、温度或振动)的机械元件(固定元件及/或可移动元件)及用以处理电信号的电子元件。因此，mems装置常作为一传感器，并被广泛用于诸如汽车系统、惯性导引系统、家用电器、各种装置的保护系统及诸多其他工业、科学及工程系统等应用中。3.现有的mems装置虽大致符合需求，但并非在每个方面都令人满意。举例而言，当mems装置作为压力传感器时，可能需要提供气密的空腔，因而需要良好的封孔品质。然而，为了达到此目的，在制造现有的mems装置时可能产生制作工艺时间过长、制作工艺繁复等问题。技术实现要素：4.在本发明的一些实施例中，通过在介电层中设置凹槽结构及在结构层中设置与凹槽结构对应的开口，可使填充层(即用于封孔的结构)连续且均匀地填充于此开口与凹槽结构中，以完成封孔。通过本发明实施例的微机电系统装置与其制造方法，能有效防止封孔接缝(seam)与空心结构的产生，进而提高封孔品质并提升整体的稳定性。此外，不需要繁复的制作工艺，能有效缩短制作工艺时间并降低成本。5.本发明实施例包含一种微机电系统装置。微机电系统装置包含一基板，基板具有至少一接点。微机电系统装置也包含一第一介电层，第一介电层设置于基板上。微机电系统装置还包含至少一金属层，金属层设置于第一介电层上，且至少部分金属层电连接于接点。微机电系统装置包含一第二介电层，第二介电层设置于第一介电层与金属层上并具有一凹槽结构。微机电系统装置也包含一结构层，结构层设置于第二介电层上并具有一开口。开口对应于凹槽结构设置，且开口的底部的截面积小于凹槽结构的顶部的截面积。微机电系统装置还包含一填充层，填充层设置于开口与凹槽结构中。第二介电层、结构层与填充层界定一空腔。6.本发明实施例包含一种微机电系统装置的制造方法。此微机电系统装置的制造方法包含提供一基板，基板具有至少一接点。此微机电系统装置的制造方法也包含在基板上形成一第一介电层。第一介电层具有至少一通孔，通孔暴露接点的部分顶表面。此微机电系统装置的制造方法更包含在第一介电层上形成至少一金属层。至少部分金属层电连接于接点。此微机电系统装置的制造方法包含在第一介电层与金属层上形成一第二介电层。第二介电层具有一凹槽结构。此微机电系统装置的制造方法也包含在第二介电层上与凹槽结构中形成一牺牲层。此微机电系统装置的制造方法还包含在第二介电层与牺牲层上形成一结构层。此微机电系统装置的制造方法包含将部分结构层移除以形成一开口，开口暴露出位于凹槽结构中的牺牲层。此微机电系统装置的制造方法也包含将牺牲层移除以暴露凹槽结构。开口的底部的截面积小于凹槽结构的顶部的截面积。此微机电系统装置的制造方法还包含在开口与凹槽结构中形成一填充层。至少部分填充层形成于开口与凹槽结构中，且第二介电层、结构层与填充层界定一空腔。附图说明7.以下将配合所附的附图详述本发明实施例。应注意的是，各种特征部件并未按照比例绘制且仅用以说明例示。事实上，元件的尺寸可能经放大或缩小，以清楚地表现出本发明实施例的技术特征。8.图1至图8为一些实施例绘示在制造微机电系统装置的各个阶段的剖面示意图；9.图9为另一实施例绘示凹槽结构的剖面示意图；10.图10为又一实施例绘示凹槽结构的剖面示意图；11.图11为一些实施例绘示微机电系统装置的剖面示意图。12.符号说明13.100、102～微机电系统装置14.10～基板15.12～接点16.20～第一介电层17.20h～通孔18.30～金属层19.31～第一部分20.32～第二部分21.40～第二介电层22.42、44、46～凹槽结构23.42e、44e～顶端24.42s、44s、46s～侧壁25.42ta～顶部的截面积26.50～牺牲层27.50r～牺牲层剩余部分28.60～结构层29.60b～结构层的最底表面30.60e1、60e2～端部31.62～开口32.62ba～底部的截面积33.62ta～顶部的截面积34.621、622～侧壁35.70～填充层36.80～空腔37.d～方向38.d1、d2～距离39.g～高度40.θ～角度具体实施方式41.以下的揭露内容提供许多不同的实施例或范例以实施本案的不同特征。以下的揭露内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，若是本发明实施例叙述了一第一特征部件形成于一第二特征部件之上或上方，即表示其可能包含上述第一特征部件与上述第二特征部件是直接接触的实施例，也可能包含了有附加特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与第二特征部件可能未直接接触的实施例。42.应理解的是，额外的操作步骤可实施于所述方法之前、之间或之后，且在所述方法的其他实施例中，部分的操作步骤可被取代或省略。43.此外，其中可能用到与空间相关用词，例如「在…下方」、「下方」、「较低的」、「在…上方」、「上方」、「较高的」及类似的用词，这些空间相关用词系为了便于描述图示中一个(些)元件或特征部件与另一个(些)元件或特征部件之间的关系，这些空间相关用词包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相关形容词也将依转向后的方位来解释。44.在说明书中，「约」、「大约」、「大抵」的用语通常表示在一给定值或范围的20％之内，或10％之内，或5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。在此给定的数量为大约的数量，亦即在没有特定说明「约」、「大约」、「大抵」的情况下，仍可隐含「约」、「大约」、「大抵」的含义。45.除非另外定义，在此使用的全部用语(包括技术及科学用语)具有与此篇揭露所属的一般技术者所通常理解的相同涵义。能理解的是，这些用语，例如在通常使用的字典中定义的用语，应被解读成具有与相关技术及本发明的背景或上下文一致的意思，而不应以一理想化或过度正式的方式解读，除非在本发明实施例有特别定义。46.以下所揭露的不同实施例可能重复使用相同的参考符号及/或标记。这些重复是为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。47.图1至图8是根据一些实施例绘示在制造微机电系统装置100的各个阶段的剖面示意图。要特别注意的是，为了更清楚显示本发明实施例的特征，图1至图8中可能省略部分部件。48.参照图1，首先，提供一基板10，基板10可具有至少一接点12。在一些实施例中，基板10可包含硅，但本发明实施例并非以此为限。举例而言，在一些其他的实施例中，基板10可包含一些其他的元素半导体(例如，锗)。基板10也可包含化合物半导体(例如，碳化硅、砷化镓、砷化铟或磷化铟)。基板10也可包含合金半导体(例如，硅化锗、碳化硅锗(silicon germanium carbide)、磷砷化镓(gallium arsenic phosphide)或磷化铟镓(gallium indium phosphide))。49.在一些实施例中，基板10可包含绝缘层上半导体(semiconductor on insulator,soi)，例如：绝缘层上硅或绝缘层上锗。前述包含绝缘层上半导体的基板可包含底板、设置于上述底板上的埋藏氧化层以及设置于上述埋藏氧化层上的半导体层。在一些实施例中，基板10可包含单晶基板、多层基板(multi-layer substrate)、其他适当的基板或前述的组合，但本发明实施例并非以此为限。50.在一些实施例中，基板10可包含如硼、铝、镓、铟、铊的p型掺质，或者如砷、磷、锑的n型掺质。这些掺质可在基板10中形成掺杂区，掺杂区可例如形成接点12的一部分，但本发明实施例并非以此为限。在一些实施例中，基板10可视为微机电系统装置100的一芯片(chip)。51.参照图1，接着，在基板10上形成一第一介电层20。在一些实施例中，第一介电层20的材料可包含例如氧化硅的氧化物、例如氮化硅的氮化物、其他合适的材料或前述的组合，但本发明实施例并非以此为限。在一些实施例中，可通过一沉积制作工艺将第一介电层20沉积于基板10上，沉积制作工艺可包含金属有机化学气相沉积(metal organic chemical vapor phase deposition,mocvd)、原子层沉积(atomic layer deposition,ald)、分子束外延(molecular beam epitaxy,mbe)、液相外延(liquid phase epitaxy,lpe)、类似的制作工艺或前述的组合，但本发明实施例并非以此为限。52.参照图2，第一介电层20第一介电层20具有至少一通孔20h，通孔20h可对应于接点12设置，并暴露接点12的部分顶表面。在一些实施例中，可对第一介电层20进行一图案化制作工艺以形成通孔20h。举例来说，可在第一介电层20上设置掩模层(未绘示)，接着使用前述掩模层作为蚀刻掩模进行蚀刻制作工艺，以将第一介电层20蚀刻出通孔20h。在一些实施例中，掩模层可包含光致抗蚀剂，例如正型光致抗蚀剂(positive photoresist)或负型光致抗蚀剂(negative photoresist)。掩模层可为单层或多层结构。掩模层的形成可包含沉积制作工艺、光刻制作工艺、其他适当的制作工艺或前述的组合，但本发明实施例并非以此为限。53.在一些实施例中，沉积制作工艺包含旋转涂布(spin-on coating)、化学气相沉积(chemical vapor phase deposition,cvd)、原子层沉积、类似的制作工艺或前述的组合。在一些实施例中，光刻制作工艺可包含光致抗蚀剂涂布(例如旋转涂布)、软烘烤(soft baking)、光掩模对准(mask aligning)、曝光(exposure)、曝光后烘烤(post-exposure baking,peb)、显影(developing)、清洗(rinsing)、干燥(例如硬烘烤)、其他合适的制作工艺或前述的组合，但本发明实施例并非以此为限。54.在一些实施例中，前述蚀刻制作工艺可包含干式蚀刻制作工艺、湿式蚀刻制作工艺或前述的组合。举例来说，干式蚀刻制作工艺可包含反应性离子蚀刻(reactive ion etch,rie)、感应耦合式等离子体(inductively-coupled plasma,icp)蚀刻、中子束蚀刻(neutral beam etch,nbe)、电子回旋共振式(electron cyclotron resonance,ecr)蚀刻、类似的蚀刻制作工艺或前述的组合，但本发明实施例并非以此为限。55.参照图2，接着，在第一介电层20上形成一金属层30，其中至少部分金属层30电连接于接点12。具体而言，如图2所示，金属层30包括一第一部分31与一第二部分32，第一部分31通过第一介电层20的通孔20h与接点12直接接触，而第二部分32通过第一介电层20与接点12分离。亦即，金属层30的第一部分31可电连接于接点12，金属层30的第二部分32可与接点12电性绝缘，但本发明实施例并非以此为限。举例来说，金属层30的第一部分31可用于将接点12与后续形成的结构电连接。56.在一些实施例中，金属层30的材料可包含金(au)、镍(ni)、铂(pt)、钯(pd)、铱(ir)、钛(ti)、铬(cr)、钨(w)、铝(al)、铜(cu)、其他合适的材料、前述的合金或前述的组合，但本发明实施例并非以此为限。在一些实施例中，可通过物理气相沉积、化学气相沉积、原子层沉积、蒸镀(evaporation)、溅镀(sputtering)、类似的制作工艺或前述的组合将金属材料形成于第一介电层20上，但本发明实施例并非以此为限。接着，对金属材料进行图案化制作工艺，以形成如图2所示的金属层30的第一部分31与第二部分32。图案化制作工艺的范例如前所述，故不再赘述。57.参照图3，在第一介电层20与金属层30上形成一第二介电层40，第二介电层40具有一凹槽结构42。类似地，第二介电层40的材料可包含例如氧化硅的氧化物、例如氮化硅的氮化物、其他合适的材料或前述的组合，但本发明实施例并非以此为限。在一些实施例中，第二介电层40的材料可与第一介电层20相同或不同，可依实际需求而定。在一些实施例中，可通过一沉积制作工艺将第二介电层40沉积于第一介电层20与金属层30上，沉积制作工艺的范例如前所述，故不再赘述。此外，可对第二介电层40进行图案化制作工艺以形成凹槽结构42。举例来说，可在第二介电层40上设置掩模层(未绘示)，接着使用前述掩模层作为蚀刻掩模进行蚀刻制作工艺，以形成凹槽结构42。在一些实施例中，前述蚀刻制作工艺可包含干式蚀刻制作工艺、湿式蚀刻制作工艺或前述的组合。58.如图3所示，在一些实施例中，第二介电层40的凹槽结构42可暴露第一介电层20的部分顶表面，但本发明实施例并非以此为限。在一些实施例中，凹槽结构42也可设置于第一介电层20上方，而不会暴露第一介电层20；或者，凹槽结构42也可暴露金属层30的第二部分32的部分顶表面，可依实际需求而定。59.在一些实施例中，凹槽结构42的侧壁42s可大致上垂直于第一介电层20与第二介电层40的顶表面，但本发明实施例并非以此为限。在图3所示的实施例中，凹槽结构42可具有恒定的(constant)的截面积。亦即，凹槽结构42在不同深度的截面积可与凹槽结构42的顶部的截面积42ta大致上相同，但本发明实施例并非以此为限。60.参照图4，在第二介电层40上与凹槽结构42中形成一牺牲层50。具体而言，可在凹槽结构42的底表面与部分侧壁42s上及第二介电层40的部分顶表面上形成牺牲层50。在一些实施例中，牺牲层50的材料可包含氧化硅、光致抗蚀剂、聚酰亚胺(polyimide)、锗、其他合适的材料或前述的组合，但本发明实施例并非以此为限。在一些实施例中，牺牲层50与第一介电层20、金属层30及第二介电层40可具有高度的蚀刻选择比。因此，在后续将牺牲层50移除的过程中，可防止第一介电层20、金属层30及第二介电层40受到损伤。在一些实施例中，可通过沉积制作工艺在第二介电层40上与凹槽结构42中形成牺牲层50，沉积制作工艺的范例如前所述，故不再赘述。61.参照图5，在第二介电层40与牺牲层50上形成一结构层60。具体而言，结构层60可形成于第二介电层40的顶表面与牺牲层50的顶表面，并填满凹槽结构42剩余的空间。在一些实施例中，结构层60的材料可包含多晶硅、外延硅、硅锗、其他合适的半导体材料或前述的组合，但本发明实施例并非以此为限。在一些实施例中，结构层60与牺牲层50也可具有高度的蚀刻选择比。在一些实施例中，可通过沉积制作工艺在第二介电层40与牺牲层50上与凹槽结构42中形成结构层60，沉积制作工艺的范例如前所述，故不再赘述。在一些实施例中，结构层60可视为微机电基板的一部分。62.参照图6，将部分结构层60移除以形成一开口62。具体而言，开口62对应于凹槽结构42(即开口62位于凹槽结构42的上方)，且开口62可暴露出位于凹槽结构42中的牺牲层50。在一些实施例中，可对结构层60进行一图案化制作工艺以形成开口62。举例来说，可在结构层60上设置掩模层(未绘示)，接着使用前述掩模层作为蚀刻掩模进行干蚀刻制作工艺，以在结构层60中形成开口62。在此，干蚀刻制作工艺中使用的蚀刻气体例如包含cf4、o2、sf6、c4f8、ar、cl2、bcl3、其他合适的蚀刻气体或前述的组合，但本发明实施例并非以此为限。63.参照图7，将牺牲层50移除。具体而言，将位于凹槽结构42中及位于第二介电层40与结构层60之间的牺牲层50移除，以暴露凹槽结构42。举例来说，可对牺牲层50进行湿蚀刻制作工艺，以将牺牲层50移除。在此，湿蚀刻制作工艺中使用的蚀刻液例如包含硫酸(h2so4)、磷酸(h3po4)、氢氟酸(hf)、双氧水(h2o2)、氨水(nh4oh)等，但本发明实施例并非以此为限。由于牺牲层50与第一介电层20、金属层30、第二介电层40及结构层60均具有高度的蚀刻选择比，在将牺牲层50移除的过程中，可防止第一介电层20、金属层30、第二介电层40及结构层60受到损伤。在一些实施例中，部分的牺牲层50也可能被保留。举例来说，如图7所示，被保留的牺牲层50可视为一牺牲层剩余部分50r，牺牲层剩余部分50r位于第二介电层40与结构层60之间，但本发明实施例并非以此为限。在一些其他实施例中，牺牲层50可被完全地移除。64.如图7所示，在一些实施例中，开口62的底部的截面积62ba小于凹槽结构42的顶部42ta的截面积。由于在前述步骤中，牺牲层50会占据第二介电层40与结构层60之间的部分空间，因此在将牺牲层50移除后，开口62的侧壁621与侧壁622的最底部并非位于同一平面上。在此，将结构层60的最底表面60b延伸，并将开口62的侧壁621延伸，前述两个延伸面与开口62的侧壁622共同围绕形成的空间的最底部的截面积可定义为开口62的底部的截面积62ba(如图7所示)。65.如图7所示，在一些实施例中，开口62的底部的截面积62ba小于开口62的顶部的截面积62ta。具体而言，开口62在不同的深度的截面积并非恒定的，其可为连续变化。举例而言，如图7所示，在此阶段的剖面中，开口62的侧壁621与侧壁622可呈现为两个斜面，但本发明实施例并非以此为限。66.参照图8，形成一填充层70，以形成本发明实施例的一种微机电系统装置100。具体而言，至少部分填充层70可形成于开口62与凹槽结构42中，亦即，可连续地形成并填满开口62与凹槽结构42所在的空间，使第二介电层40、结构层60与填充层70可界定一空腔80。换言之，空腔80可部分或完全取代原先牺牲层50在第二介电层40之间结构层60所占据的空间。亦即，空腔80位于第二介电层40、结构层60与填充层70之间。此外，如图8所示，在一些实施例中，空腔80位于第二介电层40、牺牲层剩余部分50r、结构层60与填充层70之间，因此，空腔80的高度g可大致上等于牺牲层剩余部分50r的厚度。67.在一些实施例中，填充层70的材料可包含氧化硅、氮化硅、光致抗蚀剂、聚酰亚胺、其他合适的材料或前述的组合，但本发明实施例并非以此为限。在一些实施例中，可通过沉积制作工艺在开口62与凹槽结构42中形成一填充层70，沉积制作工艺的范例如前所述，故不再赘述。在此，填充层70可视为微机电系统装置100的封孔结构。此外，如图8所示，部分填充层70也可形成于结构层60上，但本发明实施例并非以此为限。68.如图8所示，在一些实施例中，凹槽结构42暴露第一介电层20的部分顶表面，因此填充层70可直接接触第一介电层20，但本发明实施例并非以此为限。在其他实施例中，凹槽结构42可设置于第一介电层20上方，而不会暴露第一介电层20，因此填充层70可直接接触第二介电层40。69.在一般不具有凹槽结构的微机电系统装置中，于形成(沉积)填充层70的过程中，由于对应于开口62中央的部分的形成(沉积)速度大于远离开口62中央的部分的形成(沉积)速度，容易形成封孔接缝。相对地，由于本发明实施例的微机电系统装置100包含对应于开口62的凹槽结构42，能有效防止封孔接缝的产生。70.再者，在本发明的一些实施例中，由于开口62的底部的截面积62ba小于开口62的顶部的截面积62ta，能使填充层70更均匀地在形成于开口62中，避免在填充层70尚未填满凹槽结构42与开口62前提早闭合造成空心结构。71.因此，在本发明实施例的微机电系统装置100中，可通过在第二介电层40中设置凹槽结构42及在结构层60中设置与凹槽结构42对应的开口62，使填充层70(即用于封孔的结构)连续且均匀地填满此开口62与凹槽结构70，以完成封孔。亦即，通过本发明实施例的微机电系统装置100与其制造方法，能有效防止封孔接缝与空心结构的产生，进而提高封孔品质并提升微机电系统装置100整体的稳定性。此外，不需要繁复的制作工艺，能有效缩短制作工艺时间并降低成本。72.如图8所示，在一些实施例中，结构层60的开口62处在凹槽结构42中的投影具有一端部60e1(或60e2)，此端部60e1(或60e2)与凹槽结构42的顶端42e在平行于第二介电层40的顶表面(或结构层60的最底表面60b)的方向d上的最短距离d1(或d2)大于或等于牺牲层50(或牺牲层剩余部分50r)的厚度(即空腔80的高度g)，但本发明实施例并非以此为限。在本发明实施例中，端部60e1(或60e2)与凹槽结构42的顶端42e在平行于第二介电层40的顶表面(或结构层60的最底表面60b)的方向d上的最短距离d1(或d2)可视凹槽结构42的深度进行调整，在此不多加赘述。73.在前述实施例中，凹槽结构42的侧壁42s大致上垂直于第一介电层20与第二介电层40的顶表面，但本发明实施例并非以此为限。图9是根据另一实施例绘示凹槽结构44的剖面示意图。同时，为了更清楚显示凹槽结构44的特征，图9中也绘示邻近凹槽结构44的其他部件。74.参照图9，凹槽结构44的侧壁44s并非垂直于第二介电层40的顶表面。在一些实施例中，第二介电层40的顶表面与凹槽结构44的侧壁44s所夹的角度θ可介于90至150度，但本发明实施例并非以此为限。当第二介电层40的顶表面与凹槽结构44的侧壁44s所夹的角度θ为90度时，凹槽结构44的侧壁44s即大致垂直于第二介电层40的顶表面。75.类似地，结构层60的开口62处在凹槽结构44中的投影具有一端部60e1(或60e2)，此端部60e1(或60e2)与凹槽结构44的顶端44e在平行于第二介电层40的顶表面的方向d上的最短距离d1(或d2)大于或等于牺牲层50(或牺牲层剩余部分50r)的厚度(即空腔80的高度g)，在此不多加赘述。76.图10是根据又一实施例绘示凹槽结构46的剖面示意图。参照图10，凹槽结构46的侧壁46s可具有一弧度。图9与图10的实施例绘示本发明实施例的凹槽结构的不同范例，但本发明实施例的凹槽结构也可形成为其他不同的形状，可视实际需求而定。77.图11是根据一些实施例绘示微机电系统装置102的剖面示意图。图11所示的微机电系统装置102的结构与制造方法类似于图8所示的微机电系统装置100，其不同之处在于微机电系统装置102的凹槽结构42是暴露金属层30的第二部分32的部分顶表面，使填充层70可直接接触部分金属层30(即金属层30的第二部分32)，但本发明实施例并非以此为限。78.综上所述，在本发明的一些实施例中，通过在第二介电层中设置凹槽结构及在结构层中设置与凹槽结构对应的开口，可使填充层(即用于封孔的结构)连续且均匀地填充于此开口与凹槽结构中，以完成封孔。此外，通过本发明实施例的微机电系统装置与其制造方法，能有效防止封孔接缝与空心结构的产生，进而提高封孔品质并提升整体的稳定性。再者，不需要繁复的制作工艺，能有效缩短制作工艺时间并降低成本。79.以上概述数个实施例的部件，以便在本发明所属技术领域中具有通常知识者可以更理解本发明实施例的观点。在本发明所属技术领域中具有通常知识者应该理解，他们能以本发明实施例为基础，设计或修改其他制作工艺和结构以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中具有通常知识者也应该理解到，此类等效的结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。因此，本发明的保护范围当以附上的权利要求所界定者为准。另外，虽然本发明已以数个优选实施例揭露如上，然而其并非用以限定本发明。80.整份说明书对特征、优点或类似语言的引用，并非意味可以利用本发明实现的所有特征和优点应该或者可以在本发明的任何单个实施例中实现。相对地，涉及特征和优点的语言被理解为其意味着结合实施例描述的特定特征、优点或特性包括在本发明的至少一个实施例中。因而，在整份说明书中对特征和优点以及类似语言的讨论可以但不一定代表相同的实施例。81.再者，在一个或多个实施例中，可以任何合适的方式组合本发明的所描述的特征、优点和特性。根据本文的描述，相关领域的技术人员将意识到，可在没有特定实施例的一个或多个特定特征或优点的情况下实现本发明。在其他情况下，在某些实施例中可辨识附加的特征和优点，这些特征和优点可能不存在于本发明的所有实施例中。