基于自参考延迟单元的时间数字转换器的制作方法

至少一个实施例总体上涉及锁相环(pll)，更具体地，涉及pll中的基于自参考延迟单元的时间数字转换器(tdc)。

背景技术：

1、锁相环(pll)是一种产生输出信号的控制系统，该输出信号的相位与输入信号的相位有关。有几种不同的类型，但最简单的是在反馈回路中包含可变频率振荡器和相位检测器的电子电路。振荡器产生一个周期信号，相位检测器将该信号的相位与输入周期信号的相位进行比较，调整振荡器以保持相位匹配。因此，pll在两个输入上运行，两个输入可以理解为参考时钟和反馈时钟。pll的部分功能是近似这两个输入之间的延迟，以便进行匹配调整。

2、在某些pll中，通常采用时间数字转换器(tdc)来准确定义增益并允许对参考时钟的扩频进行数字跟踪。这些tdc中存在不同的限制，可能包括系统偏移，特别是当pll是混合pll时，例如，采用模拟比例路径电路和数字积分路径电路的混合pll，其中tdc将后者的延迟值数字化。当试图在参考时钟和反馈时钟之间实现非常小的步长时，这些限制会增加，例如，以皮秒或几皮秒的数量级。

技术实现思路

技术特征：

1.一种时间数字转换器tdc电路，包括：

2.如权利要求1所述的tdc电路，还包括：

3.如权利要求1所述的tdc电路，还包括：

4.如权利要求1所述的tdc电路，还包括：

5.如权利要求1所述的tdc电路，还包括：

6.如权利要求1所述的tdc电路，还包括：

7.如权利要求1所述的tdc电路，还包括：

8.一种时间数字转换器tdc电路，包括：

9.如权利要求8所述的tdc电路，还包括耦合到所述加法器的映射逻辑，所述映射逻辑将所述多位输出映射到比所述多位输出小至少一位并且量化所述时间差的数字代码。

10.如权利要求8所述的tdc电路，其中所述第一组电容器中的电容器在尺寸和数量上与所述第二组电容器中的电容器相同。

11.如权利要求8所述的tdc电路，其中所述控制逻辑用于：

12.如权利要求11所述的tdc电路，其中所述多个第一控制信号和所述多个第二控制信号以控制信号对生成，一个控制信号对被提供给每个相应的自参考延迟单元电路，并且其中所述控制逻辑进一步根据顺序模式或伪随机模式之一随时间将所述控制信号对旋转到所述多个自参考延迟单元电路中的不同的自参考延迟单元电路。

13.如权利要求11所述的tdc电路，其中所述控制逻辑进一步交替递增所述多个第一控制信号中的相应第一控制信号内的所述上行值与递减所述多个第二控制信号中的相应第二控制信号内的所述下行值。

14.如权利要求11所述的tdc电路，其中所述控制逻辑进一步交替递减所述多个第一控制信号中的相应第一控制信号内的所述上行值与递增所述多个第二控制信号中的相应第二控制信号内的所述下行值。

15.一种锁相环pll，包括：

16.如权利要求15所述的pll，还包括：

17.如权利要求15所述的pll，其中所述第一节点接收表示传入上行信号的正时间信号，所述第二节点接收表示传入下行信号的负时间信号，并且其中所述tdc电路还包括：

18.如权利要求15所述的pll，其中所述tdc电路进一步包括：

19.如权利要求15所述的pll，其中所述tdc电路还包括：

20.如权利要求15所述的pll，其中所述tdc电路进一步包括：

21.如权利要求15所述的pll，其中所述tdc电路进一步包括：

22.如权利要求15所述的pll，其中所述tdc电路进一步包括：

23.如权利要求15所述的pll，其中所述tdc电路进一步包括：

24.如权利要求15所述的pll，其中所述tdc电路进一步包括：

技术总结本公开涉及基于自参考延迟单元的时间数字转换器。时间数字转换器(TDC)电路包括控制逻辑和耦合到所述控制逻辑的第一自参考延迟单元电路。第一自参考延迟单元电路包括：第一组电容器，耦合到第一正输入和第一正输出之间的第一节点，其中所述第一组电容器由来自所述控制逻辑的第一控制信号选择性地控制，所述第一控制信号包括与第一正阈值相对应的第一上行值；以及第二组电容器，耦合到第一负输入和第一负输出之间的第二节点，其中所述第二组电容器由来自所述控制逻辑的第二控制信号选择性地控制，所述第二控制信号包括与第一负阈值相对应的第一下行值。技术研发人员：A·莫拉基亚受保护的技术使用者：辉达公司技术研发日：技术公布日：2024/1/13