基于负反馈时间误差放大器的时间数字转换器的设计方法与流程

本申请涉及半导体集成电路芯片设计，尤其涉及基于负反馈时间误差放大器的时间数字转换器的设计方法。

背景技术：

1、时间数字转换器tdc是指将两路电信号的时间差量化为数字信号的电路。时间数字转换器主要应用场景如下：

2、1)仪器测试领域：对于物理测试中，两个信号时间差的测量，需要利用时间数字转换器将这个时间间隔数字化，然后才可以通过数字信号处理得到需要的结果。

3、2)时钟锁相环和频率综合器领域：锁相环的参考时钟和反馈时钟的上升沿存在时间差，经过时间放大器进行数字化得到的数字控制字通过数字滤波器进行滤波处理，得到的数字信号被用于数字控制压控振荡器。

4、为了提高时间数字转换器的精度，主要有以下几种方法：1、vernier延迟链方法；2、相位插值方法；3、采用时间误差放大器tda的方法等。vernier延迟链是一种比较容实现的提高精度的方法，通过利用两路延迟的相对误差来作为转换精度，delay2-delay1，相对精度提高一个量级，缺点是两路延迟的失配也增加一倍。相位插值方法是通过无源电路或者有源反相器/电流单元等实现中间相位的方法，通过增加中间相位以提高时间的量化精度，缺点是精度的提高对插值单元的数量急剧增加，增加面积和功耗。而采用时间误差放大器tda的方法，是指将两路电信号的时间间隔的差值再进行时间放大，然后在用同样精度的时间数字转换器进行数字量化的电路设计结构。

技术实现思路

1、基于此，本申请为解决如何提高时间误差放大器的线性度，从而降低非线性放大对量化精度的问题，提供了基于负反馈时间误差放大器的时间数字转换器的设计方法。

2、本申请提供了基于负反馈时间误差放大器的时间数字转换器的设计方法，包括：

3、分析单延迟链的传统时间数字转换器，通过利用两路延迟的相对误差作为转换精度，设计vernier延迟链的高精度时间数字转换器，vernier延迟链实现粗调节；

4、采用多级相位插值技术提高精度的时间数字转换器，使得vernier延迟链实现细调节；

5、将所述粗调节和细调节相结合，插入时间误差放大器，得到高精度的基于时间误差放大器的时间数字转换器；

6、采用平衡sr锁存器，通过sr锁存器的输出信号反馈到输入的方法，提高带负反馈时间误差放大器的线性度；

7、通过利用带负反馈时间误差放大器的高线性度，级联多级基于时间误差放大器的时间数字转换器。

8、所述单延迟链的传统时间数字转换器通过单个延迟单元delay来量化反馈电压信号div和参考输入信号ref的上升沿时间差。

9、所述vernier延迟链的时间量化精度由delay和delay2的相对差值delay-delay2决定。

10、所述相位插值技术通过在相邻的上升沿信号中间插值来实现更高的量化精度。

11、包括，

12、若为相位插值的有源电路，则采用缓冲器实现相位均值；

13、若为相位插值的无源电路，则采用电阻实现相位均值。

14、采用平衡sr锁存器，通过sr锁存器的输出信号反馈到输入的方法，提高带负反馈时间误差放大器的线性度，具体包括，

15、针对不平衡sr锁存器进行分析，所述不平衡sr锁存器的nand与非门采用n1和n2两种尺寸，实现等效输入时间差toff，为提高时间误差放大器的灵活性，利用平衡sr锁存器替代不平衡sr锁存器，nand与非门采用n一种尺寸，toff由两个反相器实现。

16、时间误差放大器的增益可以根据量化精度进行控制。

17、所述时间误差放大器的增益的计算包括，

18、时间误差放大器的恢复时间△tout和输入信号的时间差△tsr之间的对数函数表达式为：

19、△tout＝τ×[ln(a(t))-ln(α×△tsr)]                        (1)

20、

21、其中，α表示比例因子，τ表示恢复时间常数，c表示电容负载，gm表示晶体管跨导，a(t)表示sr锁存器的输出电压差；

22、当-toff<δtsr<toff的时候，时间误差放大器的两个输入信号，时间误差为0，即零点附近的分段函数可以作为线性化处理，因此在-toff<δtsr<toff情况下，时间误差放大器的小信号增益at表达式为：

23、

24、其中，toff表示等效输入时间差。

25、有益效果：本申请通过sr锁存器的输出信号反馈到输入的方法，提高时间误差放大器的整体线性度，通过多级的级联，降低了对单级时间数字转换器位数的要求，从而极大的降低了高比特、高精度时间数字转换器的芯片规模，最终可以得到以比较小面积、低功耗设计出较高比特数、较高精度的时间数字转换器。

26、应当理解，本部分所描述的内容并非旨在标识本申请的实施例的关键或重要特征，也不用于限制本申请的范围。本申请的其它特征将通过以下的说明书而变得容易理解。

技术特征：

1.基于负反馈时间误差放大器的时间数字转换器的设计方法，其特征在于，包括：

2.根据权利要求1所述的基于负反馈时间误差放大器的时间数字转换器的设计方法，其特征在于：所述单延迟链的传统时间数字转换器通过单个延迟单元delay来量化反馈电压信号div和参考输入信号ref的上升沿时间差。

3.根据权利要求1或2所述的基于负反馈时间误差放大器的时间数字转换器的设计方法，其特征在于：所述vernier延迟链的时间量化精度由delay和delay2的相对差值delay-delay2决定。

4.根据权利要求3所述的基于负反馈时间误差放大器的时间数字转换器的设计方法，其特征在于：所述相位插值技术通过在相邻的上升沿信号中间插值来实现更高的量化精度。

5.根据权利要求4所述的基于负反馈时间误差放大器的时间数字转换器的设计方法，其特征在于：包括，

6.根据权利要求5所述的基于负反馈时间误差放大器的时间数字转换器的设计方法，其特征在于：采用平衡sr锁存器，通过sr锁存器的输出信号反馈到输入的方法，提高带负反馈时间误差放大器的线性度，具体包括，

7.根据权利要求6所述的基于负反馈时间误差放大器的时间数字转换器的设计方法，其特征在于：时间误差放大器的增益可以根据量化精度进行控制。

8.根据权利要求7所述的基于负反馈时间误差放大器的时间数字转换器的设计方法，其特征在于：所述时间误差放大器的增益的计算包括，

技术总结本申请公开了基于负反馈时间误差放大器的时间数字转换器的设计方法，涉及半导体集成电路芯片设计领域。具体为：分析单延迟链的传统时间数字转换器，将两路延迟的相对误差作为转换精度，设计Vernier延迟链的高精度时间数字转换器，实现粗调节；采用多级相位插值技术提高精度的时间数字转换器，实现细调节；将粗调节和细调节相结合，插入时间误差放大器，得到高精度的基于时间误差放大器的时间数字转换器；将SR锁存器的输出信号反馈到输入，并级联多级基于时间误差放大器的时间数字转换器。本申请通过SR锁存器的输出信号反馈到输入的方法，提高时间误差放大器的整体线性度，采用基于带负反馈时间误差放大器可以极大的提高时间数字转换器的设计自由度。技术研发人员：杨冬生,申佳,曹辉,许文,赵妍受保护的技术使用者：深圳市精嘉微电子有限公司技术研发日：技术公布日：2024/2/1