使用时钟信号的DC分量偏移的内部时钟失真校准的制作方法

所揭示的实施例涉及电路装置及系统且特定来说，所揭示的实施例涉及具有时钟失真校准电路系统的电路装置。

背景技术：

1、时钟信号用于协调电路装置中的电路的动作。在一些装置中，这些信号可为单端时钟信号，其中信号由电压传输且参考固定电势(例如接地节点)。在此类装置中，一个导体携载时钟信号，而另一导体携载参考电势。其它电路装置可使用差分时钟信号，所述差分时钟信号采用两个互补(例如反向)电压信号来传输一个信息信号。此类装置中的接收器通过检测互补电压信号之间的电势差来提取信息。每一互补电压信号由其自身导体携载，其意味着差分传信通常需要比单端传信多的导线且因此需要更多空间。尽管存在此缺点，但差分传信具有相较于单端传信的许多益处。举例来说，因为两个电压信号具有相等振幅及相对于共模电压的相反极性，所以由每一信号产生的返回电流及电磁干扰被平衡且彼此抵消，其是在高频处尤其显著的优点。此继而还减少对其它附近信号的串扰。另外，由外部来源引入的电磁干扰或串扰通常加到每一电压信号，因此在接收器取得两个信号之间的电势差时减小干扰或串扰的量级。此外，差分传信提供更直接的逻辑状态确定程序，允许更精确计时，且在较低电压处维持适当信噪比。即使如此，两种类型的时钟传信均不能免受工作周期失真。

2、时钟信号的工作周期是时钟信号的脉冲时间与其循环周期的比率。时钟信号的工作周期可归因于各种来源(其包含构成时钟树的放大器、时钟树的放大器级之间的长传播距离及/或寄生导体电容)而变得失真。工作周期的失真使由电路装置中的时钟信号界定的时序余裕偏斜。因此，使用失真时钟信号的电路可具有其中将转移及/或处理数据的较小时序窗，其可导致减小脉冲宽度、数据错误及不可靠电路性能。随着输入/输出速度加快(例如随着时钟信号的周期减慢)，减少工作周期失真还变得越来越有挑战，其意味着高输入/输出速度处的工作周期失真甚至更明显的结果。另外，不同位置处(例如不同电路裸片上)的电路可归因于沿界定时钟信号路径的时钟树的对应时钟分支定位的不同失真源而经历时钟信号的不同程度的工作周期失真。因此，可期望在沿最靠近电路的时钟信号路径的点处减轻时钟信号的工作周期失真，尤其在输入/输出速度加快时。

技术实现思路

1、在一方面，本申请提供了一种时钟失真校准电路，其包括：低通滤波器，其经配置以获得时钟信号的工作周期的直流电平表示；及比较器，其经配置以比较所述工作周期的所述直流电平表示与可接受工作周期的阈值直流电平表示，其中所述时钟失真校准电路进一步经配置以：至少部分地基于所述比较来调整与所述时钟信号的所述工作周期相关联的修整值；及使用经调整的修整值来校准所述时钟信号的所述工作周期。

2、在另一方面，本申请提供了一种时钟失真校准电路，其包括：低通滤波器；至少一个多路复用器；及比较器，其经由所述至少一个多路复用器电连接到所述低通滤波器，其中所述时钟失真校准电路经配置以：接收时钟信号的第一部分，在接收所述时钟信号的所述第一部分之后，接收所述时钟信号的第二部分，以及至少部分地基于所述时钟信号的所述第一部分并使用所述低通滤波器、所述至少一个多路复用器和所述比较器来调整所述时钟信号的所述第二部分的工作周期。

3、在又一方面，本申请提供了一种时钟失真校准电路，包括：低通滤波器，其经配置以获得时钟信号的工作周期的第一直流电平表示；至少一个多路复用器；比较器，其电连接到所述低通滤波器和所述至少一个多路复用器，其中所述比较器经配置以比较所述工作周期的所述第一直流电平表示与从所述至少一个多路复用器选择性地输出的工作周期的第二直流电平表示；状态机，其经配置以至少部分地基于所述比较的结果来计算与所述时钟信号的所述工作周期相关联的修整值；偏压电路，其经配置以将所述修整值转换为一或多个偏压电压和/或偏压电流；及至少一个输入缓冲器，其被配置以使用所述一或多个偏压电压、一或多个偏压电流、或两者来校准所述时钟信号的所述工作周期。

技术特征：

1.一种时钟失真校准电路，其包括：

2.根据权利要求1所述的时钟失真校准电路，其进一步包括状态机，其中所述时钟失真校准电路进一步经配置以：

3.根据权利要求1所述的时钟失真校准电路，其中所述时钟失真校准电路进一步经配置以：

4.根据权利要求3所述的时钟失真校准电路，其中所述时钟失真校准电路进一步经配置以：

5.根据权利要求1所述的时钟失真校准电路，其中所述时钟失真校准电路进一步经配置以验证所述修整值。

6.根据权利要求1所述的时钟失真校准电路，其中：

7.根据权利要求6所述的时钟失真校准电路，其中所述可接受工作周期是第一可接受工作周期，且其中所述比较器进一步经配置以：

8.根据权利要求7所述的时钟失真校准电路，其中所述第二可接受工作周期是所述第一可接受工作周期或等于所述第一可接受工作周期。

9.根据权利要求7所述的时钟失真校准电路，其中所述第二可接受工作周期不同于所述第一可接受工作周期。

10.根据权利要求7所述的时钟失真校准电路，其中所述时钟失真校准电路进一步经配置以：

11.根据权利要求10所述的时钟失真校准电路，其中所述时钟失真校准电路进一步经配置以：

12.根据权利要求6所述的时钟失真校准电路，其中所述比较器进一步经配置以：

13.一种时钟失真校准电路，其包括：

14.根据权利要求13所述的时钟失真校准电路，其中所述低通滤波器经配置以：

15.根据权利要求13所述的时钟失真校准电路，其中所述至少一个多路复用器经配置以：

16.根据权利要求13所述的时钟失真校准电路，其中所述比较器经配置以：

17.根据权利要求13所述的时钟失真校准电路，其中所述时钟失真校准电路进一步包括电连接到所述比较器的输出的状态机，且其中所述状态机经配置以：

18.根据权利要求17所述的时钟失真校准电路，其进一步包括：

19.根据权利要求13所述的时钟失真校准电路，其中所述至少一个多路复用器经配置以：

20.一种时钟失真校准电路，包括：

技术总结本申请涉及使用时钟信号的DC分量偏移的内部时钟失真校准。本文揭示具有时钟失真校准电路系统的电路装置及系统的若干实施例。在一个实施例中，电路装置包含电路裸片，其具有用于校准时钟信号的时钟失真校准电路系统。所述时钟失真校准电路系统经配置以比较所述时钟信号的第一电压信号的第一工作周期与所述时钟信号的第二电压信号的第二工作周期。基于所述比较，所述时钟失真校准电路系统经配置以调整与所述第一电压信号及所述第二电压信号的相应所述第一工作周期及所述第二工作周期中的至少一者相关联的修整值，以校准所述第一工作周期及所述第二工作周期中的至少一者且消除所述时钟信号传播通过所述电路装置的时钟树时所遇到的工作周期失真。技术研发人员：王冠,汤强,A·F·Z·加莱姆受保护的技术使用者：美光科技公司技术研发日：技术公布日：2024/7/29