用于NAND存储操作的架构和方法与流程

本技术描述了总体涉及半导体存储器件的实施例。

背景技术：

1、半导体存储器件可分为易失性存储器件和非易失性存储器件。当电源关闭时，易失性存储器件可能会丢失数据。即使断电，非易失性存储器件也可以保留储存的数据。为了实现更高的数据储存密度，半导体制造商开发了垂直器件技术，诸如三维(3d)nand闪存技术等。3d nand闪存器件是一种非易失性存储器件。

技术实现思路

1、本公开的方面提供了用于对包括存储单元串的存储器件进行编程的方法。所述存储单元串可以包括底部选择栅(bsg)晶体管、存储单元和顶部选择栅(tsg)晶体管，所述底部选择栅(bsg)晶体管、所述存储单元和所述顶部选择栅(tsg)晶体管串联连接。在所述方法中，可以在选定的字线上施加编程电压以对所述存储单元中的选定的存储单元进行编程，其中，所述选定的存储单元包括耦合至所述选定的字线的栅极端子。可以在第一字线上施加第一通过电压，所述第一字线耦合到所述存储单元中的第一存储单元。所述第一存储单元可以位于所述存储单元串中的所述选定的存储单元的第一侧。可以在第二字线上施加第二通过电压，所述第二字线耦合到所述存储单元中的第二存储单元，其中，所述第二存储单元可以位于所述存储单元串中的所述选定的存储单元的所述第一侧。此外，可以在第三字线上施加第三通过电压，所述第三字线耦合到所述存储单元中的第三存储单元。所述第三存储单元可以位于所述存储单元串中的所述选定的存储单元的所述第一侧。所述第二通过电压可以高于所述第一通过电压和所述第三通过电压，并且所述第二存储单元可以设置在所述第一存储单元和所述第三存储单元之间。

2、在实施例中，所述第一存储单元、所述第二存储单元和所述第三存储单元可以位于所述选定的存储单元和所述bsg晶体管之间。还可以在耦合到位于所述存储单元串中的所述选定的存储单元的第二侧并设置在所述选定的存储单元和所述tsg晶体管之间的所述存储单元的字线上施加通过电压。

3、在另一实施例中，所述第一存储单元、所述第二存储单元和所述第三存储单元可以位于所述选定的存储单元和所述tsg晶体管之间。相应地，可以在耦合到位于所述存储单元串中的所述选定的存储单元的所述第二侧并设置在所述选定的存储单元和所述bsg晶体管之间的所述存储单元的字线上施加所述通过电压。

4、在所述方法中，可以在第四字线上施加所述第一通过电压，所述第四字线耦合到所述存储单元中的第四存储单元，其中，所述第四存储单元可以位于所述存储单元串中的所述选定的存储单元的第二侧。可以在第五字线上施加所述第二通过电压，所述第五字线耦合到所述存储单元中的第五存储单元，其中，所述第五存储单元可以位于所述存储单元串中的所述选定的存储单元的所述第二侧。可以在在第六字线上施加所述第三通过电压，所述第六字线耦合到所述存储单元中的第六存储单元，其中，所述第六存储单元可以位于所述存储单元串中的所述选定的存储单元的所述第二侧。所述第五存储单元可以设置在所述第四存储单元和所述第六存储单元之间。另外，所述第一存储单元、所述第二存储单元和所述第三存储单元可以设置在所述选定的存储单元和所述bsg晶体管之间。所述第四存储单元、所述第五存储单元和所述第六存储单元可以设置在所述选定的存储单元和所述tsg晶体管之间。

5、在所述方法中，可以在耦合到第一界面存储单元的第一界面字线上施加界面通过电压。所述第一界面存储单元可以位于所述选定的存储单元的所述第一侧并设置在所述第二存储单元和所述第三存储单元之间。此外，可以在耦合到第二界面存储单元的第二界面字线上施加所述界面通过电压。所述第二界面存储单元可以位于所述选定的存储单元的所述第二侧并设置在所述第五存储单元和所述第六存储单元之间。

6、在一些实施例中，所述界面通过电压可以在所述第二通过电压和所述第三通过电压之间的范围内。

7、在所述方法中，可以在耦合到第一过渡存储单元的第一过渡字线上施加过渡通过电压。所述第一晶体管存储器可以位于所述选定的存储单元的所述第一侧并设置在所述第二存储单元和所述第一界面存储单元之间。还可以在耦合到第二过渡存储单元的第二过渡字线上施加所述过渡通过电压。所述第二过渡存储单元可以位于所述选定的存储单元的所述第二侧并设置在所述第五存储单元和所述第二界面存储单元之间。

8、在一些实施例中，所述过渡通过电压可以小于所述第二通过电压。所述第一通过电压可以在从3伏到9伏的范围内。所述第二通过电压可以在从7伏到13伏的范围内。所述第三通过电压可以在从5伏到11伏的范围内。所述编程电压可以在从15伏到23伏的范围内。所述界面通过电压可以在从8伏到10伏的范围内。所述过渡通过电压可以在从5伏到12伏的范围内。

9、根据本公开的另一方面，提供了一种存储器件。所述存储器件可以包括存储单元串，其中，所述存储单元串包括底部选择栅(bsg)晶体管、包括选定的存储单元和顶部选择栅(tsg)晶体管，所述底部选择栅(bsg)晶体管、所述存储单元和所述顶部选择栅(tsg)晶体管串联连接。所述存储器件还可以包括耦合到所述存储单元串的电压生成器以及控制器。所述控制器被配置为：通过地址解码电路将所述电压生成器生成的编程电压施加在选定的字线上，以对所述存储单元中的所述选定的存储单元进行编程。所述选定的存储单元包括耦合到所述选定的字线的栅极端子。所述控制器通过所述地址解码电路将所述电压生成器生成的第一通过电压施加在第一字线上，所述第一字线耦合到所述存储单元中的第一存储单元。所述控制器还可以通过所述地址解码电路将所述电压生成器生成的第二通过电压施加在第二字线上，所述第二字线耦合到所述存储单元中的第二存储单元。所述控制器可以通过所述地址解码电路将所述电压生成器生成的第三通过电压施加在第三字线上，所述第三字线耦合到所述存储单元中的第三存储单元。所述第一存储单元、所述第二存储单元以及所述第三存储单元可以位于所述存储单元串中的所述选定的存储单元的所述第一侧。所述第二通过电压可以高于所述第一通过电压和所述第三通过电压，并且所述第二存储单元可以设置在所述第一存储单元和所述第三存储单元之间。

10、在实施例中，所述第一存储单元、所述第二存储单元和所述第三存储单元位于所述选定的存储单元和所述bsg晶体管之间，所述控制器还可以被配置为：通过所述地址解码电路将所述电压生成器生成的通过电压施加在耦合到位于所述存储单元串中的所述选定的存储单元的第二侧并设置在所述选定的存储单元和所述tsg晶体管之间的所述存储单元的字线上。

11、在另一实施例中，当所述第一存储单元、所述第二存储单元和所述第三存储单元位于所述选定的存储单元和所述tsg晶体管之间时，所述控制器还可以被配置为：通过所述地址解码电路将所述电压生成器生成的通过电压施加在耦合到位于所述存储单元串中的所述选定的存储单元的第二侧并设置在所述选定的存储单元和所述bsg晶体管之间的所述存储单元的字线上。

12、在一些实施例中，所述控制器还可以被配置为通过所述地址解码电路在第四字线上施加所述第一通过电压，所述第四字线耦合到所述存储单元中的第四存储单元。所述控制器可以通过所述地址解码电路在第五字线上施加所述第二通过电压，所述第五字线耦合所述存储单元中的第五存储单元。所述控制器可以通过所述地址解码电路在第六字线上施加所述第三通过电压，所述第六字线耦合到所述存储单元中的第六存储单元。所述第四存储单元、所述第五存储单元和所述第六存储单元可以位于所述存储单元串中的所述选定的存储单元的所述第二侧。所述第五存储单元可以设置在所述第四存储单元和所述第六存储单元之间。另外，所述第一存储单元、所述第二存储单元和所述第三存储单元可以设置在所述选定的存储单元和所述bsg晶体管之间。所述第四存储单元、所述第五存储单元和所述第六存储单元可以设置在所述选定的存储单元和所述tsg晶体管之间。

13、在一些实施例中，所述控制器还可以被配置为通过所述地址解码电路将所述电压生成器生成的界面通过电压施加在第一界面字线上，所述第一界面字线耦合到第一界面存储单元。所述第一界面存储单元可以位于所述选定的存储单元的所述第一侧并设置在所述第二存储单元和所述第三存储单元之间。所述控制器还可以通过所述地址解码电路将所述界面通过电压施加在第二界面字线上，所述第二界面字线耦合到第二界面存储单元。所述第二界面存储单元可以位于所述选定的存储单元的所述第二侧并设置在所述第五存储单元和所述第六存储单元之间。此外，所述界面通过电压可以在所述第二通过电压和所述第三通过电压之间的范围内。

14、在一些实施例中，所述控制器还可以被配置为通过所述地址解码电路将所述电压生成器生成的过渡通过电压施加在第一过渡字线上，所述第一过渡字线耦合到第一过渡存储单元。所述第一过渡存储单元可以位于所述选定的存储单元的所述第一侧并设置在所述第二存储单元和所述第一界面存储单元之间。所述控制器可以通过所述地址解码电路将所述过渡通过电压施加在第二过渡字线上，所述第二过渡字线耦合到第二过渡存储单元，其中，所述第二过渡存储单元可以位于所述选定的存储单元的所述第二侧并设置在所述第五存储单元和所述第二界面存储单元之间。

15、在一些实施例中，所述过渡通过电压可以小于所述第二通过电压。所述第一通过电压可以在从3伏到9伏的范围内。所述第二通过电压可以在从7伏到13伏的范围内。所述第三通过电压可以在从5伏到11伏的范围内。所述编程电压可以在从15伏到23伏的范围内。所述界面通过电压可以在从8伏到10伏的范围内。所述过渡通过电压可以在从5伏到12伏的范围内。