一种忆阻器与或组合逻辑门电路及并行前缀加法器

本发明涉及计算机逻辑电路设计领域，更具体地，涉及一种忆阻器与或组合逻辑门电路及并行前缀加法器。

背景技术：

1、加法器是最基本的逻辑运算单元，任何复杂的逻辑功能均能够由加法器实现。传统的行波进位加法器通过逐位计算的方式完成最终的加法运算，具有线性时间复杂度。为了进一步优化加法器的性能，研究人员提出了多种加法器优化算法。其中，并行前缀算法获得的优化效果最佳。并行前缀加法器通过并行合并每一位比特所携带的“产生”(generate)信号和“进位”(propagate)信号来快速实现进位计算，缩短了进位传播的关键路径。然而，传统方法采用布尔逻辑门通过迭代运算的方式实现并行前缀加法器中的块信号合并操作，其所需要的晶体管数量较大、时延过高，且数据在计算和存储过程中产生较大的时延和能耗开销，导致效率低下。

2、忆阻器由于其低功耗和非易失特性，在对数据进行存储的同时还能够实现逻辑运算，因此被认为是下一代最有潜力取代cmos的电子器件。

技术实现思路

1、本发明为克服上述现有技术所述并行前缀加法器的晶体管数量较大、时延过高和数据在计算和存储过程中产生较大的时延和能耗开销的缺陷，提供一种忆阻器与或组合逻辑门电路及并行前缀加法器。

2、本发明的首要目的是为解决上述技术问题，本发明的技术方案如下：

3、本发明第一方面提供了一种忆阻器与或组合逻辑门电路，所述忆阻器与或组合逻辑门电路包括五个忆阻器，分别为第一忆阻器、第二忆阻器、第三忆阻器、第四忆阻器和第五忆阻器，以及一个外围电路控制器，连接方式为：将五个忆阻器的掺杂区端连接在一起，第一忆阻器另一端为第一电压控制节点，第二忆阻器另一端为第二电压控制节点，第三忆阻器另一端为第三电压控制节点，第四忆阻器另一端为第四电压控制节点，第五忆阻器另一端为第五电压控制节点。

4、进一步的，所述忆阻器与或组合逻辑门电路运行方式为：所述忆阻器第一忆阻器、第二忆阻器、第三忆阻器分别存储待计算的数据，第四忆阻器为辅助忆阻器，被初始化为低阻，第五忆阻器为输出忆阻器，被初始化为高阻；其中，高阻roff代表逻辑0，低阻ron代表逻辑1；外围电路控制器可随意在第一电压控制节点、第二电压控制节点、第三电压控制节点、第四电压控制节点、第五电压控制节点施加高电平、低电平或者接地；在执行运算时，第一电压控制节点输入高电平vhigh，第二电压控制节点和第三电压控制节点输入相同的低电平vlow，第四电压控制节点和第五电压控制节点同时接地，该电路能够执行l1+l2·l3的逻辑功能，其中，l1、l2、l3分别为忆阻器第一忆阻器、第二忆阻器、第三忆阻器存储的逻辑值，最后的运算结果以阻值形式存储在第五忆阻器中。

5、本发明第二方面提供了一种基于忆阻器与或组合逻辑门电路的并行前缀加法器，所述加法器采用所述的忆阻器与或组合逻辑门电路，所述加法器包括忆阻器交叉阵列，所述忆阻器交叉阵列由晶体管分为多个分区，每个分区的同一行由多个忆阻器组成，每个晶体管能够控制相邻两个分区的接通和断开。

6、进一步的，所述忆阻器交叉阵列由晶体管分为10个分区，每个分区的同一行由15个忆阻器组成。

7、进一步的，所述忆阻器与或逻辑门电路能够以并行操作的的形式在所述忆阻器交叉阵列中执行运算。

8、进一步的，所述加法器中包括忆阻器异或逻辑门电路；所述忆阻器异或逻辑门电路包括三个忆阻器第一忆阻器、第二忆阻器、第三忆阻器，以及一个外围电路控制器，连接方式为：将忆阻器第一忆阻器、第二忆阻器、第三忆阻器的非掺杂区端连接在一起，第一忆阻器另一端为电压控制节点第一电压控制节点，第二忆阻器另一端为电压控制节点第二电压控制节点，第三忆阻器另一端为电压控制节点第三电压控制节点。

9、进一步的，所述忆阻器异或逻辑门电路运行方式为：两个输入分别存储在忆阻器第一忆阻器和第二忆阻器中，第三忆阻器被初始化为高阻，该电路实现异或逻辑运算需要两个时钟周期：第一步，电压控制器在第三电压控制节点施加高电平的高电平，第一电压控制节点和第二电压控制节点接地；第二步，第一电压控制节点和第二电压控制节点施加低电平，在第三电压控制节点接地，异或运算结果存储在第三忆阻器中。

10、进一步的，所述一种基于忆阻器与或组合逻辑门电路的并行前缀加法器电路运行时首先进行如下操作：

11、对忆阻器交叉阵列进行初始化操作，分区-1和分区8的所有忆阻器单元初始化为高阻，被加数中的8位数据分别存储在分区0至分区7中的第一个忆阻器单元，加数中的8位数据分别存储在8个分区中的第二个忆阻器单元，每个分区中的第四个忆阻器单元被初始化为低阻，作为每次执行块信号合并操作中的辅助忆阻器，每个分区中的第五个忆阻器单元存储相应比特位的g信号，每个分区中的第六个忆阻器单元存储相应比特位的p信号，其他所有忆阻器单元初始化为高阻，用于保存每次运算的结果。

12、进一步的，所述一种基于忆阻器与或组合逻辑门电路的并行前缀加法器具体实现步骤如下：

13、步骤1：分区0至分区8采用所述的忆阻器与或组合逻辑门电路在单个周期内并行计算块信号gi，i∈[0,7]，gi计算公式为：gi＝ai·bi，其中，ai表示第i个分区第一个忆阻器单元的逻辑值，bi表示第i个分区第二个忆阻器单元的逻辑值；

14、步骤2：分区0至分区8采用所述的忆阻器异或逻辑门并行计算块信号pi，i∈[0,7]，pi计算公式为：pi＝ai⊕bi；

15、步骤3：对块信号g0和g1、g2和g3、g4和g5、g6和g7进行并行块合并操作，块合并操作计算公式为：gi+1:i＝gi+1+pi+1·gi；

16、步骤4：对块信号p0和p1、p2和p3、p4和p5、p6和p7进行并行块合并操作，块合并操作计算公式为：pi+1:i＝pi+1·pi；

17、步骤5：对块信号g1:0和g3:2、g5:4和g7:6进行并行块合并操作，块合并操作计算公式为：gi:k＝gi:j+pi:j·pj:k；

18、步骤6：对块信号p1:0和p3:2、p5:4和p7:6进行并行块合并操作，块合并操作计算公式为：pi:k＝gi:j·pj:k；

19、步骤7：对块信号g7:4和g3:0进行块信号合并操作，计算公式为：g7:0＝g7:4+p7:4·p3:0；

20、步骤8：对块信号g5:4和g3:0进行块信号合并操作，计算公式为：g5:0＝g5:4+p5:4·p3:0；

21、步骤9：对块信号g6和g5:0、g4和g3:0、g2和g1:0进行并行块信号合并操作；

22、步骤10：并行计算求和位s1、s3、s5和s7，计算公式为：si＝pi⊕gi-1:0；

23、步骤11：并行计算求和位s0、s2、s4和s6，计算公式为：si＝pi⊕gi-1:0。

24、进一步的，所述步骤1以及步骤3至步骤9均采用所述忆阻器与或组合逻辑门电路在单个周期内完成计算；所述步骤2、步骤10以及步骤11采用所述忆阻器异或逻辑门电路结构。

25、与现有技术相比，本发明技术方案的有益效果是：

26、本发明采用忆阻器进行逻辑运算，忆阻器具有低功耗和非易失特性，且在对数据进行存储的同时还能够实现逻辑运算；引入阵列分区技术，在单周期内实现任意个块信号并行合并，缩短多位加法器运算的关键路径，且采用忆阻器与或组合逻辑门电路能够在对数时间复杂度内实现并行前缀加法器。