一种冗余地址寄存器结构、冗余地址寄存器阵列及存储器的制作方法

本公开涉及半导体，尤其涉及一种冗余地址寄存器结构、冗余地址寄存器阵列及存储器。

背景技术：

1、在dram中，存储阵列存在可靠性风险，会出现部分比特失效的情况，并且该失效的情况一般集中在存储阵列中的同一行或者同一列。dram生产厂商通常会额外设计一些冗余的行和/或列，用冗余的行和/或列代替失效的行和/或列。

2、然而，当前技术中使用的列冗余地址寄存器结构占用面积大，消耗功率高，控制复杂。

技术实现思路

1、本公开实施例提供了一种新的冗余地址寄存器结构、冗余地址寄存器阵列及存储器。

2、第一方面，本公开实施例提供了一种冗余地址寄存器结构，包括寄存器单元和读出电路，每一所述寄存器单元包括依次连接的写选择电路、锁存电路和读选择电路；

3、所述写选择电路，用于接收初始数据、反相初始数据和写使能信号，并在所述写使能信号处于使能状态时，将所述初始数据和所述反相初始数据写入所述锁存电路；其中，所述初始数据和所述反相初始数据互为反相关系；

4、所述锁存电路，用于接收所述初始数据和所述反相初始数据，并对所述初始数据和所述反相初始数据进行锁存处理；

5、所述读选择电路，用于接收读使能信号，并在所述读使能信号处于使能状态时，通过所述读出电路读出所述锁存电路锁存的所述初始数据或所述反相初始数据，得到目标数据。

6、在一些实施例中，所述写选择电路包括第一晶体管和第二晶体管，所述锁存电路包括第三晶体管、第四晶体管、第五晶体管和第六晶体管，所述读选择电路包括第七晶体管和第八晶体管；

7、所述第一晶体管的第一端用于接收所述初始数据，所述第一晶体管的第二端与第一节点连接；所述第二晶体管的第一端用于接收所述反相初始数据，所述第二晶体管的第二端与第二节点连接；所述第一晶体管的控制端和所述第二晶体管的控制端均用于接收所述写使能信号；

8、所述第三晶体管的第一端和所述第四晶体管的第一端均与电源端连接；所述第五晶体管的第一端和所述第六晶体管的第一端均与接地端连接；所述第三晶体管的第二端、所述第四晶体管的控制端、所述第五晶体管的第二端和所述第六晶体管的控制端均与所述第一节点连接；所述第三晶体管的控制端、所述第四晶体管的第二端、所述第五晶体管的控制端和所述第六晶体管的第二端均与所述第二节点连接；

9、所述第七晶体管的第一端与读位线连接，所述第八晶体管的第一端与所述接地端连接，所述第七晶体管的第二端与所述第八晶体管的第二端连接，所述第七晶体管的控制端与所述第二节点连接，所述第八晶体管的控制端用于接收所述读使能信号。

10、在一些实施例中，所述读出电路包括预充电路和保持电路，所述预充电路和所述保持电路均与读位线连接；

11、所述预充电路，用于接收预充电信号，并在所述读使能信号处于非使能状态时，根据所述预充电信号上拉所述读位线的电位至第一电平状态；以及，在所述读使能信号处于使能状态时，根据所述预充电信号断开所述预充电路；

12、所述保持电路，用于在所述读使能信号处于使能状态、且所述反相初始数据处于第二电平状态时，使所述读位线的电位保持所述第一电平状态。

13、在一些实施例中，所述预充电路包括预充晶体管；

14、所述预充晶体管的第一端与电源端连接，所述预充晶体管的第二端与所述读位线连接，所述预充晶体管的控制端用于接收所述预充电信号。

15、在一些实施例中，所述保持电路包括保持晶体管和第一非门；所述保持晶体管的第一端与电源端连接，所述保持晶体管的第二端与所述读位线连接，所述第一非门的输入端与所述读位线连接，所述第一非门的输出端与所述保持晶体管的控制端连接。

16、在一些实施例中，所述保持晶体管的宽长比小于所述寄存器单元中任一晶体管的宽长比。

17、在一些实施例中，所述冗余地址寄存器结构还包括写使能信号译码电路，所述写使能信号译码电路包括移位电路和逻辑处理电路；所述移位电路包括级联的s个触发器；所述逻辑处理电路包括s个第一逻辑处理电路和s个第二逻辑处理电路，1个所述触发器的输出端分别与1个所述第一逻辑处理电路的输入端和1个所述第二逻辑处理电路的输入端连接；s为大于0的整数；

18、每一所述触发器的时钟端均用于接收第一写时钟信号，每一所述触发器的输出端输出对应的初始写使能信号，第一个所述触发器的输入端接收寄存器信号，第2个至第s个所述触发器的输入端接收前一所述触发器输出的所述初始写使能信号；

19、所述第一逻辑处理电路，用于接收连接的所述触发器输出的所述初始写使能信号和第二写时钟信号，并对所述初始写使能信号和所述第二写时钟信号进行与逻辑处理，得到对应的1个所述写使能信号；

20、所述第二逻辑处理电路，用于接收连接的所述触发器输出的所述初始写使能信号和第三写时钟信号，并对所述初始写使能信号和所述第三写时钟信号进行与逻辑处理，得到对应的1个所述写使能信号；

21、其中，所述第一写时钟信号处于第一电平状态的时间段包含所述第二写时钟信号处于所述第一电平状态的时间段，所述第一写时钟信号处于第二电平状态的时间段包含所述第三写时钟信号处于所述第一电平状态的时间段。

22、在一些实施例中，所述冗余地址寄存器结构还包括读使能信号译码电路；

23、所述读使能信号译码电路，用于接收多个行地址信号，并对所述多个行地址信号进行译码处理，得到多个所述读使能信号；根据多个所述读使能信号，读出失效段的行地址；

24、其中，存储阵列中的一列存储单元被所述行地址信号对应的行分为多个段，所述失效段是所述多个段中存在失效存储单元的段。

25、第二方面，本公开实施例提供了一种冗余地址寄存器阵列，包括k个寄存器单元和读出电路，所述k个寄存器单元共用所述读出电路，每一所述寄存器单元包括依次连接的写选择电路、锁存电路和读选择电路；

26、所述写选择电路，用于接收初始数据、反相初始数据和写使能信号，并在所述写使能信号处于使能状态时，将所述初始数据和所述反相初始数据写入所述锁存电路；其中，所述初始数据和所述反相初始数据互为反相关系；

27、所述锁存电路，用于接收所述初始数据和所述反相初始数据，并对所述初始数据和所述反相初始数据进行锁存处理；

28、所述读选择电路，用于接收读使能信号，并在所述读使能信号处于使能状态时，通过所述读出电路读出所述锁存电路锁存的所述初始数据或所述反相初始数据，得到目标数据。

29、在一些实施例中，k个所述寄存器单元沿第一方向和第二方向阵列排布，k为大于0的整数，所述第一方向和所述第二方向相交；沿所述第一方向，2n个所述寄存器单元依次排列；沿所述第二方向，m个所述寄存器单元依次排列；n和m为大于0的整数，k等于2n×m；

30、沿所述第一方向，将2n个所述寄存器单元分为两个寄存器单元组，每个所述寄存器单元组包括依次排列的n个所述寄存器单元，其中：

31、两个所述寄存器单元组的写使能端用于接收同一个写使能信号；每个所述寄存器单元组的读使能端用于接收同一个读使能信号，且两个所述寄存器单元组接收的读使能信号不同。

32、第三方面，本公开实施例提供了一种存储器，包括如第二方面中任一项所述的冗余地址寄存器阵列和存储阵列，所述存储阵列包括呈行列排布的多个存储单元，部分所述存储单元为失效存储单元；

33、所述冗余地址寄存器阵列，用于存储所述失效存储单元的行地址和/或列地址。

34、本公开实施例提供了一种冗余地址寄存器结构、冗余地址寄存器阵列及存储器，该冗余地址寄存器结构包括寄存器单元和读出电路，每一寄存器单元包括依次连接的写选择电路、锁存电路和读选择电路；写选择电路，用于接收初始数据、反相初始数据和写使能信号，并在写使能信号处于使能状态时，将初始数据和反相初始数据写入锁存电路；其中，初始数据和反相初始数据互为反相关系；锁存电路，用于接收初始数据和反相初始数据，并对初始数据和反相初始数据进行锁存处理；读选择电路，用于接收读使能信号，并在读使能信号处于使能状态时，通过读出电路读出锁存电路锁存的初始数据或反相初始数据，得到目标数据。这样，该冗余地址寄存器结构根据写使能信号和读使能信号，进行数据写入操作和数据读取操作，通过直接接收初始数据和反相初始数据，并且将其锁存和选择输出，可以采用更少的晶体管，从而节省面积和功耗。