用于校正子解码操作的位掩码的制作方法

本公开的实施例大体上涉及数字逻辑电路，且更具体来说，涉及用于校正子解码操作的位掩码。

背景技术：

1、存储器子系统可包含存储数据的一或多个存储器装置。存储器装置可为例如非易失性存储器装置及易失性存储器装置。存储器子系统可包含一或多个模拟及/或数字电路以促进存储器子系统的操作。一般来说，主机系统可利用存储器子系统以在存储器装置处存储数据且从存储器装置检索数据。

技术实现思路

1、本公开的方面涉及一种用于校正子解码的方法，其包括：通过以下操作对位串执行解码操作：将所述位串的至少一个位从第一值更改到第二值；将位掩码应用于所述位串的不从所述第一值更改到所述第二值的每个位；将对应于已经从所述第一值更改到所述第二值的位数量的指示写入到存储器单元的阵列，其中所述指示对应于包含在所述位串中的错误数量；确定所述位串的所述错误数量已经达到错误阈值数量；及响应于确定所述位串的所述错误数量已经达到所述错误阈值数量，避免执行后续操作以将所述位串的至少一个位，或所述位串的不同位或两者从所述第一值更改到所述第二值。

2、本公开的另一方面涉及一种用于校正子解码的设备，其包括：第一存储器单元阵列，其经配置以存储各自包括数据的多个位的多个校正子；及第一电路系统，其耦合到所述第一阵列并且经配置以：将所述多个校正子中的至少一个的至少一个位从第一值更改到第二值；将位掩码应用于所述多个校正子中的至少一个的不从所述第一值更改到所述第二值的每个位；使所述多个校正子中的至少一个的不应用所述位掩码的每个位到达耦合到所述第一电路系统的存储器；及将对应于已经从所述第一值更改到所述第二值的位数量的指示写入到第二存储器单元阵列，其中所述指示对应于包含在所述多个校正子中的至少一个中的错误数量。

3、本公开的另一方面涉及一种用于校正子解码的系统，其包括：移位电路系统，其经配置以将校正子的位从第一存储器阵列移位到耦合到所述移位电路系统的决策电路系统，其中所述决策电路系统经配置以对于用于解码所述校正子的操作的第一次迭代：将所述校正子的至少一个位从第一值更改到第二值；基于具有与其相关联的特定逻辑值的位数量而确定所述校正子内的错误数量；及使基于所述校正子内的所述错误数量的跟踪和值写入到第二存储器阵列；掩蔽电路系统，其耦合到所述决策电路系统，其中所述掩蔽电路系统经配置以：将位掩码应用于所述校正子的尚未从所述第一值更改到所述第二值的位；将应用所述位掩码的所述校正子写入到作为所述掩蔽电路系统的一部分的存储器装置；及将不应用所述位掩码的至少所述位写入到所述决策电路系统。

4、本公开的另一方面涉及一种用于校正子解码的设备，其包括：寄存器，其包括多个地址位置，每个地址位置可配置以存储多个位串中的一个；掩蔽电路系统，其耦合到所述寄存器；及控制器，其耦合到所述寄存器及所述掩蔽电路系统，其中所述控制器经配置以通过以下操作控制涉及所述多个位串的移位操作的执行：对于所述移位操作的第一阶段：将第一位串从所述寄存器中的第一地址位置传递到所述掩蔽电路系统；使所述掩蔽电路系统将位掩码应用于所述第一位串中将在所述移位操作的所述第一阶段期间保持不变的位；及将应用所述位掩码的所述第一位串传递到所述寄存器的第二地址位置。

5、本公开的另一方面涉及一种用于校正子解码的设备，其包括：掩蔽电路系统，其包括存储器装置；及控制器，其耦合到所述存储器装置，其中：所述控制器经配置以经由所述存储器装置的第一端口将位串写入到所述存储器装置，所述掩蔽电路系统经配置以将位掩码应用于所述位串，及所述存储器装置经配置以经由第二端口将应用所述位掩码的所述位串写入到耦合到所述存储器装置的电路系统。

技术特征：

1.一种用于校正子解码的方法，其包括：

2.根据权利要求1所述的方法，其进一步包括执行所述解码操作以校正所述位串内的一或多个位翻转错误，其中为了执行所述解码操作，将所述位掩码应用于所述位串的不从所述第一值更改到所述第二值的每个位，以使所述位串的不从所述第一值更改到所述第二值的每个位不更改，以用于所述解码操作的后续迭代。

3.根据权利要求1所述的方法，其进一步包括：

4.根据权利要求1所述的方法，其中在确定所述位串的错误数量之前，所述方法包括使用决策电路系统确定在所述位串内具有逻辑值1的位数量。

5.根据权利要求1所述的方法，其中所述位串是并行地解码的多个位串中的一个，并且其中所述方法进一步包括：

6.一种用于校正子解码的设备(100)，其包括：

7.根据权利要求6所述的设备，其中所述第一电路系统经配置以响应于确定所述错误数量已经到达错误阈值数量而避免执行后续操作，以将所述多个校正子中的至少一个的至少一个位或所述多个校正子中的至少一个的不同位，或两者从所述第一值更改到所述第二值。

8.根据权利要求6所述的设备，其进一步包括耦合到所述第一电路系统的第二电路系统(221)，其中所述第二电路系统经配置以对于所述多个校正子中的每一个，确定包含在所述校正子中的至少一个中的所述错误数量已经达到错误阈值数量：

9.根据权利要求6所述的设备，其中所述第一电路系统进一步经配置以通过将具有逻辑值0的位更改到逻辑值1或通过将具有逻辑值1的值更改到逻辑值0，将所述多个校正子中的至少一个的所述至少一个位从所述第一值更改到所述第二值。

10.根据权利要求6所述的设备，其中所述第一电路系统经配置以避免执行后续操作，以更改所述多个校正子中的至少一个中的应用所述位掩码的位。

11.根据权利要求6所述的设备，其中所述第一电路系统经配置以执行更改、应用、致使及写入的操作作为执行解码操作的一部分，以校正所述多个校正子中的至少一个内的一或多个位翻转错误。

12.一种用于校正子解码的系统(100)，其包括：

13.根据权利要求12所述的系统，其中所述决策电路系统经配置以对于所述解码操作的第二次迭代：

14.根据权利要求12所述的系统，其中用于解码所述校正子的所述操作包括低密度奇偶校验码的执行。

15.根据权利要求14所述的系统，其中：

16.根据权利要求12所述的系统，其进一步包括耦合到所述第二存储器阵列的逻辑电路系统(232)，其中所述逻辑电路系统经配置以：

17.一种用于校正子解码的设备(100)，其包括：

18.根据权利要求17所述的设备，其中所述控制器进一步经配置以通过以下操作控制涉及所述多个位串的所述移位操作的执行：对于所述移位操作的第二阶段：

19.一种用于校正子解码的设备(100)，其包括：

20.根据权利要求19所述的设备，其中所述掩蔽电路系统经配置以：

21.根据权利要求19所述的设备，其中所述位串在写入到所述存储器装置之前在用于对中止的所述位串进行循环、操纵或解码或其任何组合的操作中使用。

技术总结本公开涉及一种用于校正子解码操作的位掩码。通过将位串的至少一个位从第一值更改到第二值并且将位掩码应用于所述位串的不从所述第一值更改到所述第二值的每个位来执行解码操作。所述解码操作进一步包含：将对应于已经从所述第一值更改到所述第二值的位数量的指示写入到存储器单元阵列，其中所述指示对应于包含在所述位串中的错误数量；确定所述位串的所述错误数量已经达到错误阈值数量；及响应于确定所述位串的所述错误数量已经达到所述错误阈值数量，避免执行后续操作以将所述位串的至少一个位，或所述位串的不同位或两者从所述第一值更改到所述第二值。技术研发人员：L·兹洛特尼科,E·恩·加德受保护的技术使用者：美光科技公司技术研发日：技术公布日：2024/3/24