一种用于非易失性随机存储器的存内计算电路

本申请属于集成电路领域，具体地讲，涉及一种用于非易失性随机存储器的存内计算电路。

背景技术：

1、目前基于磁随机存取存储器(magnetic random access memory，缩写为mram)的存内计算架构几乎都是数字存内计算方案，算法操作通过调度布尔逻辑来执行。虽然数字存内计算方案实现了高度并行和可靠的计算，但由于时序和控制更为复杂，其能源效率低于模拟存内计算方案(即基于交叉棒阵列欧姆定律的高度并行模拟乘法和累积操作)；mram不能应用模拟存内计算方案的主要原因是磁隧道结(magnetic tunnel junction，缩写为mtj)器件的隧道磁电阻比(tunnel magnetoresistance ratio，缩写为tmr)较低，这使得在传统交叉杆阵列中难以产生满足模拟计算需求的计算信号裕度。

2、有鉴于此，亟需设计一种新的基于非易失存储器的存内计算电路以解决上述技术问题。

技术实现思路

1、针对现有技术中存在的问题，本申请提供一种用于非易失性随机存储器的存内计算电路，从而在乘法累加操作中能够大幅提升访问时间，有效降低电路延迟和能耗。

2、根据本申请的第一个方面，提供了一种用于非易失性随机存储器的存内计算电路，所述非易失性随机存储器包括n列存储单元阵列，每个所述存储单元阵列包括十六个存储单元组，每个所述存储单元组包括八个比特单元；所述存内计算电路包括：寄存器累加模块、电压跟随读取模块和输入稀疏感知模块，其中：

3、所述输入稀疏感知模块用于检测各所述存储单元组的输入数据是否为0，并跳过为0的输入数据，其中，所述输入数据为八位比特数据，所述八位比特数据与所述八个比特单元一一对应；

4、所述电压跟随读取模块用于读取每列存储单元阵列上的各所述存储单元组的计算权重，其中，所述电压跟随读取模块与所述存储单元组一一对应；

5、所述寄存器累加模块用于根据所述计算权重，确定每列存储单元阵列上的输入数据不为0的存储单元组的乘法结果并进行累加计算，得到该列存储单元阵列的存内计算结果，其中，所述寄存器累加模块与所述存储单元阵列一一对应。

6、本申请提供的一种用于非易失性随机存储器的存内计算电路，一方面，通过设计电压跟随读取模块，并将其运用到分段位线的每个部分，实现并行读取，并且电压跟随读取模块能够降低mtj(磁隧道结)的读取错误率；另一方面，对位线提出了一个类似于模拟cim的超快全数字mac操作，逐段顺序计算，实现了权重稀疏感知；再一方面，设计输入稀疏感知模块实现输入稀疏感知加速，从而在乘法累加操作中能够大幅提升访问时间，有效降低电路延迟和能耗。

技术特征：

1.一种用于非易失性随机存储器的存内计算电路，其特征在于，所述非易失性随机存储器包括n列存储单元阵列，每个所述存储单元阵列包括十六个存储单元组，每个所述存储单元组包括八个比特单元；所述存内计算电路包括：寄存器累加模块、电压跟随读取模块和输入稀疏感知模块，其中：

2.根据权利要求1所述的存内计算电路，其特征在于，所述存储单元阵列还包括位线和源线，所述位线和所述源线分别被平分为十六个相等的部分，其中：

3.根据权利要求2所述的存内计算电路，其特征在于，

4.根据权利要求3所述的存内计算电路，其特征在于，所述输入检测单元包括：

5.根据权利要求4所述的存内计算电路，其特征在于，所述输入滤波单元包括第四nmos管、第五nmos管、第六nmos管、第七nmos管、第八nmos管、第九nmos管、第十nmos管、第十一nmos管、第十二nmos管、第十三nmos管、第十四nmos管、第十五nmos管、第十六nmos管、第十七nmos管、第十八nmos管以及第十九nmos管、第四三输入或门、第五三输入或门、第六三输入或门、第七三输入或门、第二二输入或门、第三二输入或门、第八三输入或门、第九三输入或门以及第四二输入或门；

6.根据权利要求5所述的存内计算电路，其特征在于，所述电压跟随读取模块包括：第一电压跟随读取单元、第二电压跟随读取单元、第三电压跟随读取单元、第四电压跟随读取单元、第五电压跟随读取单元、第六电压跟随读取单元、第七电压跟随读取单元、第八电压跟随读取单元、第九电压跟随读取单元、第十电压跟随读取单元、第十一电压跟随读取单元、第十二电压跟随读取单元、第十三电压跟随读取单元、第十四电压跟随读取单元、第十五电压跟随读取单元以及第十六电压跟随读取单元；

7.根据权利要求6所述的存内计算电路，其特征在于，所述第n分段位线和所述第n分段源线之间还包括第n第一分段晶体管和第n第二分段晶体管，其中：

8.根据权利要求7所述的存内计算电路，其特征在于，当n＝1时：

9.根据权利要求8所述的存内计算电路，其特征在于，所述寄存器累加模块包括十三个输入端和十二个输出端，

10.根据权利要求9所述的存内计算电路，其特征在于，所述寄存器累加模块还包括第一三输入与门和第二非门，其中：

技术总结本申请提供了一种用于非易失性随机存储器的存内计算电路，属于集成电路技术领域，存内计算电路包括：寄存器累加模块、电压跟随读取模块和输入稀疏感知模块，其中：输入稀疏感知模块用于检测各存储单元组的输入数据是否为0，并跳过为0的输入数据；电压跟随读取模块用于读取每列存储单元阵列上的各存储单元组的计算权重；寄存器累加模块用于根据计算权重，确定每列存储单元阵列上的输入数据不为0的存储单元组的乘法结果并进行累加计算，得到该列存储单元阵列的存内计算结果。本申请通过设计电压跟随读取模块实现分段位线的并行读取，以及设计输入稀疏感知模块实现加速，从而在乘法累加操作中能够大幅提升访问时间，有效降低电路延迟和能耗。技术研发人员：张悦,王进凯,顾正坤,张伯均,陈友祥,王泽坤,赵巍胜受保护的技术使用者：北京航空航天大学技术研发日：技术公布日：2024/4/17