写调平系统及写调平方法与流程

本公开涉及半导体电路设计领域，特别涉及一种写调平系统及写调平方法。

背景技术：

1、对于同步动态随机存储器(synchronous dynamic random access memory，sdram)，sdram支持“写调平功能(write-leveling)”，允许存储控制器补偿偏移。

2、对于存储器的“写调平功能”，存储控制器反复延时数据选通信号dqs，直至检测到标识信号从0到1的转换(存储器获取的时钟信号ck和数据选通信号dqs在检测处对齐，生成的标识信号由0变为1)，一旦检测标识信号从0到1的转变，存储控制器锁定数据选通信号dqs的延迟设置，此时存储器实现时钟信号ck与数据选通信号dqs的对齐，完成写调平。

3、传统的写调平方案需要在数据选通信号dqs的传输路径上设置延迟单元来匹配时钟信号ck和数据选通信号dqs在存储器内部的传输路径的延迟差，但延时单元的延时设置越大，在写调平特性中引起的抖动越大，从而增加存储器的写调平难度。

技术实现思路

1、本公开实施例提供一种写调平系统及写调平方法，在去掉数据选通信号dqs的传输路径上设置延迟单元的基础上，简化存储器的写入均衡操作。

2、本公开一实施例提供了一种写调平系统，包括：控制器和存储芯片；控制器用于向存储芯片提供时钟信号和数据选通信号；存储芯片中存储有第一调节时间，第一调节时间用于表征时钟信号和数据选通信号在存储芯片内部的路径延时差；控制器基于第一调节时间调整向存储芯片发送数据选通信号的发送时延，并持续调节发送时延，直至存储芯片接收的时钟信号的触发沿和数据选通信号的触发沿对齐。

3、对于本实施例提供的写调平系统，第一调节时间用于表征时钟信号ck和数据选通信号dqs在存储芯片内部的路径延时差，控制器通过获取第一调节时间，并基于第一调节时间延时向存储芯片发送数据选通信号dqs，使得存储芯片的比较器处对齐的数据选通信号dqs和时钟信号ck，在dq pad处也对齐，此时，存储芯片内比较器生成的标识信号可以表征时钟信号ck和数据选通信号dqs在dq pad对齐，即存储器的write-leveling操作的执行结果可直接使得时钟信号ck和数据选通信号dqs在dq pad处对齐，使得写调平系统在去掉数据选通信号dqs的传输路径上设置延迟单元的基础上，简化存储器的写入均衡操作，同时还避免了由于延时单元的设置，使得存储器在调平特性中引起的抖动。

4、例如，写调平系统还包括：存储芯片接收的时钟信号的触发沿和数据选通信号的触发沿对齐时，存储芯片向控制器反馈标识信号；控制器基于标识信号获取对应于存储芯片的第二调节时间，第二调节时间用于表征时钟信号的触发沿和数据选通信号的触发沿对齐时，控制器对数据选通信号的发送时延；控制器基于第二调节时间向存储芯片发送数据选通信号。

5、例如，控制器基于标识信号获取对应于存储芯片的第二调节时间，包括：当控制器接收到标识信号，基于当前数据选通信号的发送时延，获取对应于存储芯片的第二调节时间。

6、例如，控制器基于第一调节时间调整向对应的存储芯片发送数据选通信号的发送时延，并持续调节发送时延，包括：控制器获取存储芯片中存储的第一调节时间；控制器基于第一调节时间调整向存储芯片发送数据选通信号的发送时延；控制器持续调节数据选通信号的发送时延。

7、例如，存储芯片包括：延时计时单元，用于存储第一调节时间；控制器获取存储芯片中存储的第一调节时间，包括：控制器连接存储芯片中的延时计时单元，并获取延时计时单元中存储的第一调节时间。

8、例如，延时计时单元基于存储芯片中的冗余寄存器设置，通过存储芯片中空置的模式寄存器存储第一调节时间，避免对存储芯片的结构调整，以提高本实施例提供的写调平系统的适用性。

9、例如，控制器基于模式寄存器读命令获取第一调节时间，由于存储芯片在启动过程中本身就会执行mrr命令，复用该命令，通过mrr获取例如寄存在冗余的模式寄存器中的第一调节时间，从而，第一调节时间基于mrr命令获取，使得控制器获取第一调节时间无需设置额外动作。

10、例如，延时计时单元，包括：第一处理单元，被配置为，用于获取存储芯片内的数据选通信号和时钟信号的路径传输时差；第二处理单元，连接第一处理单元，被配置为，基于路径传输时差和数据选通信号的周期获取第一调节时间。

11、例如，控制器，包括：多个级联的信号产生单元，每一级信号产生单元，包括：与逻辑电路，第一输入端用于接收写调平使能信号，第二输入端用于接收时延标识信号，时延标识信号用于对数据选通信号进行不同时延；或逻辑电路，第一输入端连接与逻辑电路的输出端，第一级信号产生单元中或逻辑电路的第二输入端用于接收数据选通信号；触发器，输入端连接或逻辑电路的输出端，输出端作为信号产生单元的输出端，时钟端用于接收数据选通信号；非第一级信号产生单元中或逻辑电路的第二输入端连接前一级信号产生单元中触发器的输出端，最后一级信号产生单元中触发器的输出端用于输出延迟后的数据选通信号。

12、本公开另一实施例还提供了一种写调平方法，应用于上述实施例提供的写调平系统，包括：获取存储芯片对应的第一调节时间，第一调节时间用于表征时钟信号和数据选通信号在存储芯片内部的路径延时差；基于第一调节时间调整向存储芯片发送数据选通信号的发送时延，并持续调节发送时延，直至存储芯片接收的时钟信号的触发沿和数据选通信号的触发沿对齐，在去掉数据选通信号dqs的传输路径上设置延迟单元的基础上，简化存储器的写入均衡操作。

13、例如，持续调节发送时延，直至存储芯片接收的时钟信号的触发沿和数据选通信号的触发沿对齐，包括：获取存储芯片反馈的标识信号，其中，存储芯片接收的时钟信号的触发沿和数据选通信号的触发沿对齐时，存储芯片向控制器反馈标识信号；基于标识信号获取对应于存储芯片的第二调节时间，第二调节时间用于表征时钟信号的触发沿和数据选通信号的触发沿对齐时，数据选通信号的发送时延；基于第二调节时间向存储芯片发送数据选通信号。

14、例如，获取存储芯片对应的第一调节时间，包括：基于存储器接收的模式寄存器读命令获取第一调节时间。

15、例如，获取存储芯片对应的第一调节时间，包括：获取存储芯片内存储的第一调节时间。

16、例如，存储芯片内存储第一调节时间的获取方法，包括：获取存储芯片内数据选通信号和时钟信号的路径传输时差；基于路径传输时差和数据选通信号的周期获取第一调节时间。

技术特征：

1.一种写调平系统，其特征在于，包括：控制器和存储芯片；

2.根据权利要求1所述的写调平系统，其特征在于，还包括：

3.根据权利要求2所述的写调平系统，其特征在于，所述控制器基于所述标识信号获取对应于所述存储芯片的第二调节时间，包括：当所述控制器接收到所述标识信号，基于当前所述数据选通信号的发送时延，获取对应于所述存储芯片的所述第二调节时间。

4.根据权利要求1所述的写调平系统，其特征在于，所述控制器基于所述第一调节时间调整向对应的所述存储芯片发送所述数据选通信号的发送时延，并持续调节所述发送时延，包括：

5.根据权利要求4所述的写调平系统，其特征在于，包括：

6.根据权利要求5所述的写调平系统，其特征在于，所述延时计时单元基于所述存储芯片中的冗余寄存器设置。

7.根据权利要求6所述的写调平系统，其特征在于，所述控制器基于模式寄存器读命令获取所述第一调节时间。

8.根据权利要求5所述的写调平系统，其特征在于，所述延时计时单元，包括：

9.根据权利要求1所述的写调平系统，其特征在于，所述控制器，包括：

10.一种写调平方法，应用于权利要求1～9任一项所述的写调平系统，其特征在于，包括：

11.根据权利要求10所述的写调平方法，其特征在于，所述持续调节所述发送时延，直至所述存储芯片接收的所述时钟信号的触发沿和所述数据选通信号的触发沿对齐，包括：

12.根据权利要求10所述的写调平方法，其特征在于，所述获取存储芯片对应的第一调节时间，包括：基于存储器接收的模式寄存器读命令获取所述第一调节时间。

13.根据权利要求10所述的写调平方法，其特征在于，所述获取存储芯片对应的第一调节时间，包括：获取所述存储芯片内存储的所述第一调节时间。

14.根据权利要求13所述的写调整方法，其特征在于，所述存储芯片内存储所述第一调节时间的获取方法，包括：

技术总结本公开涉及半导体电路设计领域，特别涉及一种写调平系统及写调平方法，写调平系统包括：控制器和存储芯片；控制器用于向存储芯片提供时钟信号和数据选通信号；存储芯片中存储有第一调节时间，第一调节时间用于表征时钟信号和数据选通信号在存储芯片内部的路径延时差；控制器基于第一调节时间调整向存储芯片发送数据选通信号的发送时延，并持续调节发送时延，直至存储芯片接收的时钟信号的触发沿和数据选通信号的触发沿对齐，在去掉数据选通信号Dqs的传输路径上设置延迟单元的基础上，简化存储器的写入均衡操作。技术研发人员：黄克琴,冀康灵受保护的技术使用者：长鑫存储技术有限公司技术研发日：技术公布日：2024/7/23