一种锁相环中0.5分频步进的多模分频器及校准方法与流程

本发明涉及集成电路设计，具体涉及一种锁相环中0.5分频步进的多模分频器及校准方法。

背景技术：

1、在锁相环电路中分频是必不可少的一部分，通过对vco输出的信号进行分频，输出信号反馈到鉴频鉴相器pfd。如图1所示，传统的多模分频器mmd电路由n个除二除三电路（div2/3）级联而成，当p0—pn都为1时，fo1—fon和mod1~modn-1任何一个信号都可以作为分频器的输出信号，但是传统mmd只能实现对输入信号的fin的整数倍分频。

技术实现思路

1、本发明的目的在于克服现有技术的不足，提供一种锁相环中0.5分频步进的多模分频器及校准方法，产生0.5步进的精确分频信号，使锁相环性能更好。

2、本发明的目的是通过以下技术方案来实现的：

3、第一方面：

4、一种锁相环中0.5分频步进的多模分频器，包括：输入模块in、多模分频器mmd、除二模块div2、输出模块out、延迟模块delay和校准电路calibration；

5、输入模块in的第一输入端与vcop信号端连接，第二输入端与vcon信号端连接，第三输入端和第四输入端分别与所述除二模块div2的第一输出端和第二输出端连接，输出端与所述多模分频器mmd的时钟输入端、所述输出模块out的第一输入端和校准电路calibration的第二输入端均连接；多模分频器mmd的输出端与所述除二模块div2的输入端和所述输出模块out的第二输入端均连接；输出模块out的输出端与所述延迟模块delay的第一输入端连接；延迟模块delay的输出端与所述校准电路calibration的第三输入端连接；所述校准电路calibration的第一输入端外接clk校准时钟信号端，第一输出端与所述延迟模块delay的第二输入端连接，第二输出端与所述输入模块in的第五输入端连接；所述校准电路calibration的第一输出端输出信号为控制字m<m:0>，用于控制所述延迟模块delay的延时时长；

6、所述输入模块in包括第一缓冲器、第二缓冲器、第三缓冲器、可变电容模块、第一开关模块和第二开关模块；

7、第一缓冲器的输出端与第一开关模块的第一端连接，第二缓冲器的输出端与第二开关模块的第一端和可变电容模块的一端连接，可变电容模块的另一端接地，第一开关模块和第二开关模块的第二端均与第三缓冲器的输入端连接；

8、第一缓冲器的输入端为输入模块in的第一输入端，第二缓冲器的输入端为输入模块in的第二输入端，第一开关模块的控制端为输入模块in的第三输入端，第二开关模块的控制端为输入模块in的第四输入端，第三缓冲器的输出端为输入模块in的输出端，可变电容模块的控制端为输入模块in的第五输入端。

9、进一步地，所述可变电容模块为一个可变电容或由多个电容组成的电容阵列。

10、进一步地，所述开关模块为一个mos开关管或一个可实现控制开关的逻辑门电路。

11、进一步地，所述校准电路calibration的第二输出端输出信号为控制字n<n:0>，用于控制所述可变电容模块的电容大小。

12、进一步地，所述多模分频器mmd包括多个级联的除二除三电路div2/3，多模分频器mmd的输出信号为任一第2级至第n’min级除二除三电路div2/3的mod分频输出信号，n’min为多模分频器mmd中，从第一级的除二除三电路div2/3开始，一直保持开启的最小div2/3单元级联个数。

13、进一步地，所述输出模块out为d触发器，所述d触发器的时钟端作为输出模块out的第一输入端与输入模块in的输出端连接。

14、第二方面：

15、一种锁相环中0.5分频步进的多模分频器的校准方法，应用在第一方面任一项所述的锁相环中0.5分频步进的多模分频器中，包括：

16、vcop信号和vcon信号输入失配时，输出模块out的输出信号fv的相邻两个周期时间不同；

17、当div2n信号为高，校准电路calibration调节控制字m<m:0>增加信号fv延时，使得延迟模块delay的输出信号fv_delay的上升沿与所述输入模块in的输出信号div0p5的上升沿保持对齐；

18、当div2n信号为低，若延迟模块delay的输出信号fv_delay的上升沿领先所述输入模块in的输出信号div0p5的上升沿，校准电路calibration调节控制字n<n:0>减小所述可变电容模块的容值，使得多个div2n信号为低的校准周期内，延迟模块delay的输出信号fv_delay的上升沿与所述输入模块in的输出信号div0p5的上升沿逐渐逼近，直至对齐；

19、当div2n信号为低，若延迟模块delay的输出信号fv_delay的上升沿滞后所述输入模块in的输出信号div0p5的上升沿，校准电路calibration调节控制字n<n:0>增加所述可变电容模块的容值，使得多个div2n信号为低的校准周期内，延迟模块delay的输出信号fv_delay的上升沿与所述输入模块in的输出信号div0p5的上升沿逐渐逼近，直至对齐。

20、本发明的有益效果是：

21、本发明在传统mmd基础结构上通过增加输入模块in，除二模块div2，delay模块以及对应的0.5步进校准电路calibration，可实现0.5步进以及1步进的分频，使其在1分频步进下能有2nmin到2n+1-1的连续分频比，0.5分频步进下0.5*2nmin到0.5*（2n+1-1）的连续分频比，并且通过校准方法，对输出信号的周期进行校准，使输出到pfd鉴频鉴相器的信号周期更加稳定和精准，使得锁相环性能更好。

技术特征：

1.一种锁相环中0.5分频步进的多模分频器，其特征在于：包括：输入模块in、多模分频器mmd、除二模块div2、输出模块out、延迟模块delay和校准电路calibration；

2.根据权利要求1所述的一种锁相环中0.5分频步进的多模分频器，其特征在于：所述可变电容模块为一个可变电容或由多个电容组成的电容阵列。

3.根据权利要求1所述的一种锁相环中0.5分频步进的多模分频器，其特征在于：所述开关模块为一个mos开关管或一个可实现控制开关的逻辑门电路。

4.根据权利要求1所述的一种锁相环中0.5分频步进的多模分频器，其特征在于：所述多模分频器mmd包括多个级联的除二除三电路div2/3，多模分频器mmd的输出信号为任一第2级至第n’min级除二除三电路div2/3的mod分频输出信号，n’min为多模分频器mmd中，从第一级的除二除三电路div2/3开始，一直保持开启的最小div2/3单元级联个数。

5.根据权利要求1所述的一种锁相环中0.5分频步进的多模分频器，其特征在于：所述输出模块out为d触发器，所述d触发器的时钟端作为输出模块out的第一输入端与输入模块in的输出端连接。

6.一种锁相环中0.5分频步进的多模分频器的校准方法，应用在权利要求1-5任一项所述的锁相环中0.5分频步进的多模分频器中，其特征在于，包括：

技术总结本发明公开了一种锁相环中0.5分频步进的多模分频器及校准方法，涉及集成电路设计技术领域，包括：输入模块IN、多模分频器MMD、除二模块DIV2、输出模块OUT、延迟模块Delay和校准电路Calibration；输入模块IN根据VCO信号产生0.5步进的信号DIV0p5；多模分频器MMD输出modn信号经过除二模块DIV2后接输入模块IN，0.5步进的信号DIV0p5作为输出模块OUT的时钟对多模分频器MMD输出modn信号进行采样，最终输出以VCO信号0.5倍周期为步进变化的分频信号FV，Delay模块将输出的FV信号进行延时处理，得到经过延时的FV_Delay信号；通过逻辑校准电路及校准方法，对输出信号的周期进行校准，使输出到PFD鉴频鉴相器的信号周期更加稳定和精准，使得锁相环性能更好。技术研发人员：赵新强,万彬,谢李萍,黄淼,曾泽富受保护的技术使用者：成都旋极星源信息技术有限公司技术研发日：技术公布日：2024/7/23