一种晶体管阵列的漏电测试结构及其生成方法和存储介质与流程

本申请涉及芯片测试，特别是涉及一种晶体管阵列的漏电测试结构及其生成方法和存储介质。

背景技术：

1、集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(mos晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，晶体管的几何尺寸遵循摩尔定律不断缩小。当晶体管尺寸减小到一定程度时，各种因为晶体管的物理极限所带来的二级效应相继出现，晶体管的特征尺寸按比例缩小变得越来越困难。其中，在晶体管以及半导体制作领域，由传统栅介质层厚度不断减小引起晶体管漏电流大。

2、目前对于低功耗的集成芯片，晶体管的漏电流就成为至关重要的参数，晶体管漏电流直接影响着低功耗集成芯片的静态功耗。随着集成芯片的集成度进一步提高，集成芯片的功耗会进一步缩小，晶体管的漏电流值也会趋近于更小，晶体管的漏电流更难以检测。

3、随着技术的进步，单颗晶体管的漏电流越来越小，传统的测试单颗晶体管漏电流的方法也难以精确地测出漏电流。现在大多采用测试相同规格晶体管阵列的漏电流的总值，再通过取平均值来得到单颗晶体管漏电流这一方法，称为晶体管阵列漏电（transistorarray leakage）。

4、现有的晶体管阵列漏电测试结构中，如图1所示，栅极、源极和漏极的并联都是采用的梳状连接，源漏两极是纵向的，栅极是横向的，这就导致源极、漏极的并联需要用到第二层金属以及连接第一、二层金属的通孔，整个晶体管阵列的漏电测试结构是第二层金属可测的问题。

技术实现思路

1、在本实施例中提供了一种晶体管阵列的漏电测试结构及其生成方法和存储介质，以解决现有技术中源极、漏极的并联需要用到第二层金属以及连接第一、二层金属的通孔，整个晶体管阵列的漏电测试结构是第二层金属可测的问题。

2、第一个方面，在本实施例中提供了一种晶体管阵列的漏电测试结构的生成方法，所述方法包括：

3、获取晶体管阵列；

4、在所述晶体管阵列的每行晶体管上，铺设三根横向金属线，所述三根横向金属线分别通过连接孔与同一行的晶体管的栅极、源极和漏极连接；

5、将相邻两行连接晶体管相同电极的横向金属线通过纵向金属线连接，并交替在所述晶体管阵列的两侧铺设所述纵向金属线，生成蛇形走线的三根金属绕线；

6、将所述三根金属绕线分别作为所述漏电测试结构的栅极、源极和漏极；

7、将所述晶体管阵列的衬底，通过连接孔和第一金属线接出作为所述漏电测试结构的体极；

8、获得所述漏电测试结构的栅极、源极、漏极和体极，完成所述漏电测试结构的生成。

9、在其中的一些实施例中，所述获取晶体管阵列，包括：

10、获取版图；

11、在所述版图中筛选出待测的多个目标晶体管，得到所述晶体管阵列。

12、在其中的一些实施例中，所述目标晶体管是单管结构的晶体管。

13、在其中的一些实施例中，所述横向金属线相互平行，所述纵向金属线相互平行或在同一条直线上。

14、在其中的一些实施例中，所述生成蛇形走线的三根金属绕线，包括：

15、所述金属绕线将所述晶体管阵列的栅极、源极或者漏极并联。

16、在其中的一些实施例中，所述横向金属线、纵向金属线、蛇形走线的金属绕线和第一金属线都是同层的金属线。

17、在其中的一些实施例中，晶体管阵列的漏电测试结构的生成方法，还包括：

18、将所述漏电测试结构的栅极、源极、漏极和体极，分别连接到测试焊盘。

19、在其中的一些实施例中，相邻两行的所述三根横向金属线，所连接的晶体管电极的上下排列顺序相反。

20、在其中的一些实施例中，所述获取晶体管阵列，还包括：

21、将所述多个目标晶体管进行矩阵排列，形成m列n行的矩阵，得到所述晶体管阵列；其中，m和n为大于1的整数。

22、在其中的一些实施例中，在所述版图中筛选出待测的多个目标晶体管，包括：

23、所述目标晶体管的掺杂类型相同。

24、在其中的一些实施例中，所述连接孔包括接触孔和/或通孔。

25、第二个方面，在本实施例中提供了一种晶体管阵列的漏电测试结构，所述晶体管阵列的漏电测试结构为基于第一个方面所述晶体管阵列的漏电测试结构的生成方法，所生成的漏电测试结构。

26、第三个方面，在本实施例中提供了一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现第一个方面所述晶体管阵列的漏电测试结构的生成方法的步骤。

27、与现有技术相比，在本实施例中提供的一种晶体管阵列的漏电测试结构的生成方法和测试结构，通过将相邻两行连接晶体管相同电极的横向金属线通过纵向金属线连接，并交替在所述晶体管阵列的两侧铺设所述纵向金属线，生成蛇形走线的三根金属绕线，将三根金属绕线分别作为漏电测试结构的栅极、源极和漏极，将晶体管阵列的衬底，通过连接孔和第一金属线接出作为漏电测试结构的体极，获得漏电测试结构的栅极、源极、漏极和体极，完成漏电测试结构的生成，使得整个测试结构是第一层金属可测的。本实施例中提供的一种晶体管阵列的漏电测试结构的生成方法和测试结构，创造性地利用了snake结构的特性，可以在只使用到第一层金属的前提下，完成transistor array leakage测试结构的搭建。相对于第二层金属可测的结构，解决了现有技术中源极、漏极的并联需要用到第二层金属以及连接第一、二层金属的通孔，减少了通孔带来的额外的走线电阻，并且节省了至少两层金属掩模版；同时，第一次层金属可测也能让整个测试结构更早地进行测试，压缩了测试周期。

28、本申请的一个或多个实施例的细节在以下附图和描述中提出，以使本申请的其他特征、目的和优点更加简明易懂。

技术特征：

1.一种晶体管阵列的漏电测试结构的生成方法，其特征在于，所述方法包括：

2.根据权利要求1所述的晶体管阵列的漏电测试结构的生成方法，其特征在于，所述获取晶体管阵列，包括：

3.根据权利要求2所述的晶体管阵列的漏电测试结构的生成方法，其特征在于，所述目标晶体管是单管结构的晶体管。

4.根据权利要求1所述的晶体管阵列的漏电测试结构的生成方法，其特征在于，所述横向金属线相互平行，所述纵向金属线相互平行或在同一条直线上。

5.根据权利要求1所述的晶体管阵列的漏电测试结构的生成方法，其特征在于，所述生成蛇形走线的三根金属绕线，包括：

6.根据权利要求1所述的晶体管阵列的漏电测试结构的生成方法，其特征在于，所述横向金属线、纵向金属线、蛇形走线的金属绕线和第一金属线都是同层的金属线。

7.根据权利要求1所述的晶体管阵列的漏电测试结构的生成方法，其特征在于，还包括：

8.根据权利要求1所述的晶体管阵列的漏电测试结构的生成方法，其特征在于，相邻两行的所述三根横向金属线，所连接的晶体管电极的上下排列顺序相反。

9.根据权利要求2所述的晶体管阵列的漏电测试结构的生成方法，其特征在于，所述获取晶体管阵列，还包括：

10.根据权利要求2所述的晶体管阵列的漏电测试结构的生成方法，其特征在于，在所述版图中筛选出待测的多个目标晶体管，包括：

11.一种晶体管阵列的漏电测试结构，其特征在于，所述晶体管阵列的漏电测试结构为基于权利要求1至权利要求10任意一项所述晶体管阵列的漏电测试结构的生成方法，所生成的漏电测试结构。

12.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1至权利要求10中任一项所述的晶体管阵列的漏电测试结构的生成方法的步骤。

技术总结本申请涉及一种晶体管阵列的漏电测试结构及其生成方法和存储介质，其中，该方法包括：获取晶体管阵列；在晶体管阵列的每行晶体管上，铺设三根横向金属线，三根横向金属线分别通过连接孔与同一行的晶体管的栅极、源极和漏极连接；将相邻两行连接晶体管相同电极的横向金属线通过纵向金属线连接，并交替在晶体管阵列的两侧铺设纵向金属线，生成蛇形走线的三根金属绕线；将三根金属绕线分别作为漏电测试结构的栅极、源极和漏极；将晶体管阵列的衬底，通过连接孔和第一金属线接出作为漏电测试结构的体极；获得漏电测试结构的栅极、源极、漏极和体极，完成漏电测试结构的生成。通过本申请，实现了整个测试结构是第一层金属可测的。技术研发人员：周兴华,杨璐丹,林均铭受保护的技术使用者：杭州广立微电子股份有限公司技术研发日：技术公布日：2024/8/16