半导体结构及其形成方法与流程

本申请涉及半导体，尤其涉及一种半导体结构及其形成方法。

背景技术：

1、随着半导体集成电路(integrated circuit，ic)产业的快速成长，半导体技术在摩尔定律的驱动下持续地朝更小的工艺节点迈进，使得集成电路朝着体积更小、电路精密度更高、电路复杂度更高的方向发展。集成电路发展过程中，通常功能密度(即每一芯片的内连线结构的数量)逐渐增加的同时，几何尺寸逐渐减小，这相应增加了集成电路制造的难度和复杂度。

2、对于或非型闪存器件(nor flash)来说，低成本、高存储容量的目标同样需要更小的工艺节点。但是nor flash几何尺寸的减小会面对一系列的问题，主要包括以下问题：1)栅极尺寸的减小导致的短沟道效应的问题。2)栅氧化层以及栅间介质层的减薄产生的可靠性问题。3)堆叠栅尺寸减小的限制。4)存储区尺寸减小导致的浮栅之间寄生电容以及浮栅与漏极接孔之间的寄生电容。

3、由于以上问题的存在，在传统的工艺条件下，nor flash很难做到45nm节点以下。

4、因此，有必要提供一种更有效、更可靠的技术方案，能够在保证足够沟道长度的前提下缩小存储单元面积，从而使或非型闪存结构可以微缩至45nm工艺节点以下。

技术实现思路

1、本申请提供一种半导体结构及其形成方法，可以在保证足够沟道长度的前提下缩小存储单元面积，可以有效解决传统或非型闪存结构因关键尺寸缩小带来的短沟道效应以及寄生电容的问题，从而使或非型闪存结构可以微缩至45nm工艺节点以下。

2、本申请的一个方面提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括相互垂直的ⅰ方向和ⅱ方向，所述半导体衬底表面包括若干平行于ⅱ方向垂直于ⅰ方向的鳍片结构；在所述鳍片结构之间的半导体衬底中形成源极，在所述鳍片结构中形成漏极；在所述鳍片结构和半导体衬底表面依次形成隧穿氧化层和浮栅层，所述浮栅层顶面与所述隧穿氧化层顶面平齐；在所述半导体衬底上形成若干平行于ⅰ方向垂直于ⅱ方向的隔离结构，所述若干隔离结构隔断所述鳍片结构、隧穿氧化层和浮栅层；在所述浮栅层中形成贯穿所述浮栅层的第一沟槽；在所述第一沟槽侧壁和底部以及浮栅层和隧穿氧化层顶面依次形成栅间介质层和控制栅层，所述控制栅层顶面和所述栅间介质层顶面平齐。

3、在本申请的一些实施例中，所述第一沟槽还隔断所述隔离结构中的全部或部分。

4、在本申请的一些实施例中，所述第一沟槽保留位于所述ⅱ方向的一端的隔离结构未隔断。

5、在本申请的一些实施例中，相邻的第一沟槽保留的隔离结构位于所述ⅱ方向的不同的一端。

6、在本申请的一些实施例中，在所述浮栅层中形成贯穿所述浮栅层的第一沟槽时去除高于所述鳍片结构顶面的浮栅层和隧穿氧化层。

7、在本申请的一些实施例中，在所述半导体衬底上形成若干平行于ⅰ方向垂直于ⅱ方向的隔离结构的方法包括：在所述半导体衬底上形成若干平行于ⅰ方向垂直于ⅱ方向的隔离沟槽，所述若干隔离沟槽隔断所述鳍片结构、隧穿氧化层和浮栅层，所述若干隔离沟槽的底部与所述鳍片结构的底部平齐；在所述隔离沟槽中填充隔离材料形成所述隔离结构。

8、在本申请的一些实施例中，所述半导体结构的形成方法还包括：在所述半导体衬底上形成覆盖所述隔离结构、栅间介质层和控制栅层的层间介质层；在所述层间介质层中形成贯穿所述层间介质层和隔离结构电连接所述源极的源极接触、贯穿所述层间介质层和栅间介质层电连接所述漏极的漏极接触、贯穿所述层间介质层电连接所述控制栅层的控制栅接触。

9、本申请的另一个方面还提供一种半导体结构，包括：半导体衬底，所述半导体衬底包括相互垂直的ⅰ方向和ⅱ方向，所述半导体衬底表面包括若干平行于ⅱ方向垂直于ⅰ方向的鳍片结构，所述鳍片结构之间的半导体衬底中形成有源极，所述鳍片结构中形成有漏极；位于所述鳍片结构侧壁和半导体衬底表面的隧穿氧化层以及位于所述隧穿氧化层侧壁的浮栅层，所述浮栅层顶面与所述隧穿氧化层顶面平齐；位于所述半导体衬底上平行于ⅰ方向垂直于ⅱ方向的若干隔离结构，所述若干隔离结构隔断所述鳍片结构、隧穿氧化层和浮栅层；位于所述浮栅层、隧穿氧化层和鳍片结构表面的栅间介质层和控制栅层，所述控制栅层顶面和所述栅间介质层顶面平齐。

10、在本申请的一些实施例中，所述栅间介质层和控制栅层还隔断所述隔离结构中的全部或部分。

11、在本申请的一些实施例中，所述栅间介质层和控制栅层保留位于所述ⅱ方向的一端的隔离结构未隔断。

12、在本申请的一些实施例中，相邻的所述栅间介质层和控制栅层保留的隔离结构位于所述ⅱ方向的不同的一端。

13、在本申请的一些实施例中，所述半导体结构还包括：位于所述半导体衬底上覆盖所述隔离结构、栅间介质层和控制栅层的层间介质层；位于所述层间介质层中贯穿所述层间介质层和隔离结构电连接所述源极的源极接触、贯穿所述层间介质层和栅间介质层电连接所述漏极的漏极接触、贯穿所述层间介质层电连接所述控制栅层的控制栅接触。

14、本申请提供一种半导体结构及其形成方法，使得或非型闪存结构的电流沟道垂直于半导体衬底，通过在竖直沟道两侧依次形成隧穿氧化层-浮栅层-栅间介质层-控制栅层，最终在沟道两侧形成两个存储单元，可以在保证足够沟道长度的前提下缩小存储单元面积，可以有效解决传统或非型闪存结构因关键尺寸缩小带来的短沟道效应以及寄生电容的问题，从而使或非型闪存结构可以微缩至45nm工艺节点以下。

技术特征：

1.一种半导体结构的形成方法，其特征在于，包括：

2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一沟槽还隔断所述隔离结构中的全部或部分。

3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一沟槽保留位于所述ⅱ方向的一端的隔离结构未隔断。

4.如权利要求3所述的半导体结构的形成方法，其特征在于，相邻的第一沟槽保留的隔离结构位于所述ⅱ方向的不同的一端。

5.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述浮栅层中形成贯穿所述浮栅层的第一沟槽时去除高于所述鳍片结构顶面的浮栅层和隧穿氧化层。

6.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述半导体衬底上形成若干平行于ⅰ方向垂直于ⅱ方向的隔离结构的方法包括：

7.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：

8.一种半导体结构，其特征在于，包括：

9.如权利要求8所述的半导体结构，其特征在于，所述栅间介质层和控制栅层还隔断所述隔离结构中的全部或部分。

10.如权利要求9所述的半导体结构，其特征在于，所述栅间介质层和控制栅层保留位于所述ⅱ方向的一端的隔离结构未隔断。

11.如权利要求10所述的半导体结构，其特征在于，相邻的所述栅间介质层和控制栅层保留的隔离结构位于所述ⅱ方向的不同的一端。

12.如权利要求8所述的半导体结构，其特征在于，还包括：

技术总结本申请提供半导体结构及其形成方法，所述结构包括：半导体衬底，所述半导体衬底包括鳍片结构，所述鳍片结构之间的半导体衬底中形成有源极，所述鳍片结构中形成有漏极；位于所述鳍片结构侧壁和半导体衬底表面的隧穿氧化层以及位于所述隧穿氧化层侧壁的浮栅层；位于所述半导体衬底上的若干隔离结构，所述若干隔离结构隔断所述鳍片结构、隧穿氧化层和浮栅层；位于所述浮栅层、隧穿氧化层和鳍片结构表面的栅间介质层和控制栅层。本申请提供一种半导体结构及其形成方法，可以在保证足够沟道长度的前提下缩小存储单元面积，可以有效解决传统或非型闪存结构因关键尺寸缩小带来的短沟道效应以及寄生电容的问题。技术研发人员：黄兴凯受保护的技术使用者：中芯国际集成电路制造（北京）有限公司技术研发日：技术公布日：2024/9/12