一种环栅堆叠纳米器件及其制备方法

本发明涉及半导体，尤其是涉及一种环栅堆叠纳米器件及其制备方法。

背景技术：

1、随着晶体管特征尺寸的不断微缩，传统的mosfet器件经历了由平面结构到三维结构的转变，提升器件性能的同时降低短沟道效应带来的影响。目前，gaa stackednanosheet fet的研究进展受到了学术界和产业界的广泛关注，不断更新的制备流程和关键工艺，以及优化后的器件结构是新型cmos器件的热门研究方向，被认为是3nm节点之后的主流器件。

2、gaa stacked nanosheet fet是在finfet和nanowire-fet的基础上发展而来的一种具有环栅结构和水平纳米片(ns)作为导电沟道的新型器件。在栅极控制方面，环栅结构具有比finfet器件结构更好的栅控能力，可以有效抑制器件的短沟道效应；在电流驱动方面，nanosheet-gaafet具有有效栅可调和垂直水平方向的堆叠设计也可显著增强器件的电流驱动性能。

3、但是，常规堆叠纳米片gaa-fet的环栅堆叠纳米器件(gaa)的源区和漏区存在大量缺陷，导致源区和漏区难以向沟道区提供应力，从而不利于提升沟道区内的载流子迁移率，导致环栅晶体管的工作性能不佳。

4、鉴于此，特提出本发明。

技术实现思路

1、本发明的目的在于提供一种环栅堆叠纳米器件及其制备方法，该方法显著提高了源区和漏区的形成质量，并利于源区和漏区向沟道区提供应力，显著提高了环栅堆叠纳米器件的可靠性。

2、第一方面，本发明提供一种环栅堆叠纳米器件的制备方法，包括以下步骤：

3、在假栅结构的两侧沉积第一侧墙介质，然后刻蚀水平方向的第一侧墙介质，形成第一侧墙；对鳍片进行源/漏刻蚀，在第一侧墙两侧形成用于制备源/漏极的源/漏区；沿源/漏区的中心方向刻蚀掉牺牲层的边缘部分，形成内嵌的凹槽；

4、沉积第二侧墙介质，使第二侧墙介质覆盖整个表面并充满内嵌的凹槽，形成第二侧墙；在第二侧墙的表面沉积内侧墙牺牲层；对第二侧墙进行各向同性刻蚀；去除内侧墙牺牲层，保留牺牲层两侧的第二侧墙介质，形成内侧墙；

5、对第一侧墙下方的鳍片侧壁进行选择性si外延，并使鳍片与第一侧墙对齐；

6、外延生长源/漏极。

7、作为本技术方案优选地，所述凹槽的深度为4-20nm。

8、作为本技术方案优选地，在对所述第二侧墙进行各向同性刻蚀时，刻蚀深度不超过所述内侧墙牺牲层的深度。

9、作为本技术方案优选地，所述第二侧墙或所述内侧墙的厚度为0.5-2nm。

10、作为本技术方案优选地，所述假栅结构的制备方法包括：

11、在提供的衬底上交替生长牺牲层和沟道层，将沟道层和牺牲层刻蚀成多个周期分布的鳍片，并在相邻两个鳍片之间形成浅槽隔离区；

12、在露出的鳍片表面，依次形成假栅层和假栅硬掩膜层，通过光刻和刻蚀图形化工艺形成跨鳍片的假栅结构。

13、作为本技术方案优选地，所述第一侧墙介质包括氮化硅、氮掺杂氧化硅和氮掺杂碳化硅中的任意一种；

14、所述第二侧墙介质包括碳氮氧化硅、碳氧硅、氮氧化硅和氮掺杂碳化硅中的任意一种；

15、所述内侧墙牺牲层的材质包括碳、多晶硅和聚酰亚胺中的任意一种。

16、作为本技术方案优选地，在选择性si外延时，对外延的si进行原位掺杂，形成si外延区。

17、作为本技术方案优选地，还包括以下步骤：

18、外延生长源/漏极之后，在源/漏极上沉积隔离层介质，并对隔离层介质进行化学机械抛光，直至去除假栅硬掩模层，露出假栅层；

19、刻蚀去除假栅层；

20、刻蚀去除牺牲层，释放沟道层以形成纳米片沟道；

21、沉积高k金属栅，形成环绕纳米片沟道的金属栅；

22、继续沉积隔离层介质，形成分别与源/漏极、金属栅接触的接触孔，对接触孔进行刻蚀，并沉积硅化合物，在接触孔中形成导电通道。

23、第二方面，本发明还公开了一种环栅堆叠纳米器件，也理应属于本发明的保护范围，该环栅堆叠纳米器件包括衬底、纳米片沟道、金属栅、源/漏极、si外延区和内侧墙，

24、所述纳米片沟道位于所述衬底的上方，所述金属栅环绕所述纳米片沟道设置，所述源/漏极与所述纳米片沟道连接，所述si外延区和所述内侧墙设置在所述源/漏极与所述金属栅之间，且所述si外延区靠近所述源/漏极。

25、作为本技术方案优选地，所述si外延区的材质为原位掺杂的硅。

26、本发明环栅堆叠纳米器件的制备方法，至少具有以下技术效果：

27、本发明通过第二侧墙介质覆盖整个表面并充满内嵌的凹槽，形成第二侧墙，进而在第二侧墙的表面沉积内侧墙牺牲层，并刻蚀掉部分内侧墙牺牲层，使其与第二侧墙介质齐平，进而对第二侧墙进行各向同性刻蚀，刻蚀停止在内侧墙牺牲层的深度处，最后去除内侧墙牺牲层，即可在牺牲层的两侧形成内侧墙。该环栅堆叠纳米器件中内侧墙的制备方法，可以有效减小内侧墙的厚度，并精确控制内侧墙的厚度。此外，本发明在内侧墙的凹陷处进行选择性si外延，由此可形成连续的si层，当sige牺牲层释放时，即使超薄的内侧墙局部有损伤，也不会对源/漏极的gesi外延层造成损伤。因此，该方法显著提高了源区和漏区的形成质量，并利于源区和漏区向沟道区提供应力，显著提高了环栅堆叠纳米器件的可靠性。

技术特征：

1.一种环栅堆叠纳米器件的制备方法，其特征在于，包括以下步骤：

2.根据权利要求1所述的制备方法，其特征在于，所述凹槽(8)的深度为4-20nm。

3.根据权利要求1所述的制备方法，其特征在于，在对所述第二侧墙(9)进行各向同性刻蚀时，刻蚀深度不超过所述内侧墙牺牲层(10)的深度。

4.根据权利要求1所述的制备方法，其特征在于，所述第二侧墙(9)或所述内侧墙(11)的厚度为0.5-2nm。

5.根据权利要求1所述的制备方法，其特征在于，所述假栅结构的制备方法包括：

6.根据权利要求1所述的制备方法，其特征在于，所述第一侧墙介质包括氮化硅、氮掺杂氧化硅和氮掺杂碳化硅中的任意一种；

7.根据权利要求1所述的制备方法，其特征在于，在选择性si外延时，对外延的si进行原位掺杂，形成si外延区。

8.根据权利要求1所述的制备方法，其特征在于，还包括以下步骤：

9.一种环栅堆叠纳米器件，其特征在于，包括衬底(1)、纳米片沟道、金属栅(14)、源/漏极(12)、si外延区和内侧墙(11)，

10.根据权利要求9所述的环栅堆叠纳米器件，其特征在于，所述si外延区的材质为原位掺杂的硅。

技术总结本发明涉及半导体技术领域，尤其是涉及一种环栅堆叠纳米器件及其制备方法，本发明通过第二侧墙介质覆盖整个表面并充满内嵌的凹槽，形成第二侧墙，进而在第二侧墙的表面沉积内侧墙牺牲层，并刻蚀掉部分内侧墙牺牲层，使其与第二侧墙介质齐平，进而对第二侧墙进行各向同性刻蚀，刻蚀停止在内侧墙牺牲层的深度处，最后去除内侧墙牺牲层，即可在牺牲层的两侧形成内侧墙。该内侧墙的制备方法可有效减小内侧墙的厚度，并精确控制内侧墙的厚度。此外，本发明在内侧墙的凹陷处进行选择性Si外延，由此可形成连续的Si层，当SiGe牺牲层释放时，即使超薄的内侧墙局部有损伤，也不会对源/漏极的GeSi外延层造成损伤，显著提高了环栅堆叠纳米器件的可靠性。技术研发人员：高建峰,刘卫兵,杨帅,周娜,李俊杰,杨涛,李俊峰,罗军受保护的技术使用者：中国科学院微电子研究所技术研发日：技术公布日：2024/10/17