碳化硅基浮空背势垒栅功率器件及其制备方法与流程

本发明涉及半导体器件，特别是涉及一种碳化硅基浮空背势垒栅功率器件及其制备方法。

背景技术：

1、碳化硅(sic)作为第三代半导体典型代表，碳化硅材料具有较宽的禁带宽度，还具有高的击穿电压，高的热导率，高的电子饱和速率等优点。因此，以碳化硅材料制备的电力电子器件具有更高的耐压，电流保密和工作频率。可在高频、高温环境中工作，可靠性高，适合苛刻的工作环境等。因此，碳化硅材料作为第三代电力电子器件已经成为电力电子技术最为重要的发展方向，在军事和民事领域具有重要的应用前景。

2、金属氧化物半导体场效应晶体管(metal oxide semiconductor field effecttransistor,mosfet)作为电压控制器件具有开关速度快、高频性能好、噪声小、驱动功率小等优点，是常用的功率开关器件。相较于同水平的硅基mosfet，碳化硅基mosfet因其材料特性有着耐压能力更高、工作温度更高的优势，在不需要引入复杂结构设计的情况下就可以在同等电压条件下实现比硅基材料更低的比导通电阻，有望成为最合适的在高温高压条件下工作的功率开关器件。然而，碳化硅基mosfet器件的可靠性问题也制约了其商业化发展和广泛应用。

3、然而，碳化硅基mosfet器件的可靠性问题，特别是栅氧化层可靠性问题，包括栅氧化层的tddb(time dependent dielectric breakdown，时间依赖的电介质击穿)效应和bti(bias temperature instability，偏置温度不稳定性)效应，制约了器件的进一步的应用与发展。碳化硅因为si/sio2存在大量界面态缺陷，大电压应力状态下，sic中的电子易于穿过势垒进入栅氧，从而导致栅氧化层发生严重的退化，影响功率器件的性能。

技术实现思路

1、本发明提供一种碳化硅基浮空背势垒栅功率器件及其制备方法，能够在反向大电压下，通过耗尽浮空背势垒，防止大量电子进入栅氧化层导致栅氧化层的退化，从而提高功率器件的可靠性。

2、为解决上述技术问题，本发明采用的一个技术方案是：提供一种碳化硅基浮空背势垒栅功率器件，包括从下至上依次层叠设置的背部漏极金属层、n+型碳化硅衬底、n型漂移层；在所述n型漂移层的顶部两侧分别设有p型基区，在两个所述p型基区之间设有p+型浮空背势垒，所述p+型浮空背势垒与所述p型基区间隔设置，所述p型基区内包裹有p+型源区以及n+型源区，所述p+型源区以及所述n+型源区并排设置且侧面相互接触，所述p+型源区靠近所述n型漂移层的侧面设置；在所述n型漂移层的上方从左至右依次设有第一源极金属层、氧化层以及第二源极金属层，所述氧化层内包裹有多晶硅栅，所述氧化层的下方设有与所述多晶硅栅邻接的栅氧化层，所述p+型浮空背势垒位于所述栅氧化层的下方并与所述栅氧化层形成浮空背势垒栅结构；在所述第一源极金属层、所述氧化层以及所述第二源极金属层的上方设有顶部金属层，在所述顶部金属层的上方设有钝化层。

3、根据本发明的一个实施例，所述p+型浮空背势垒的深度为3.0μm，掺杂浓度为1e18cm-3～1e19 cm-3。

4、根据本发明的一个实施例，所述p型基区的深度为1.5μm，掺杂浓度为1e17 cm-3～1e18 cm-3；所述n+型源区的深度为0.2μm，掺杂浓度为大于1e19 cm-3；所述p+型源区的深度为3.0μm，掺杂浓度为1e18 cm-3～1e19 cm-3。

5、根据本发明的一个实施例，所述栅氧化层的厚度为500a；所述多晶硅栅的厚度为4000a。

6、根据本发明的一个实施例，所述氧化层的厚度为1.0μm。

7、根据本发明的一个实施例，所述钝化层包括厚度为6000a的等离子增强正硅酸乙酯层、厚度为300a的等离子增强氮化硅层以及厚度为7μm的聚酰亚胺膜层。

8、根据本发明的一个实施例，所述第一源极金属层和所述第二源极金属层的厚度均为1000a。

9、根据本发明的一个实施例，所述顶部金属层的厚度为4μm。

10、根据本发明的一个实施例，所述背部漏极金属层包括厚度为1000a的金属钛层、厚度为2000a的金属镍层以及厚度为10ka的金属银层。

11、为解决上述技术问题，本发明采用的另一个技术方案是：提供一种所述的碳化硅基浮空背势垒栅功率器件的制备方法，包括：

12、步骤s1：在n+碳化硅衬底上外延生长n型漂移层；

13、步骤s2：在所述n型漂移层上，依次通过生长第一掩蔽层工艺、高温氧化工艺、光刻工艺、刻蚀工艺以及离子注入工艺，形成p型基区；

14、步骤s3：利用所述第一掩蔽层生长一层低压四乙氧基硅酸盐玻璃，通过等离子体干法各向同性刻蚀工艺、自对准工艺以及离子注入工艺，形成n+型源区；

15、步骤s4：利用湿法去除所述第一掩蔽层，重新淀积各层的第二掩蔽层，通过光刻工艺、刻蚀工艺以及离子注入工艺，形成p+型源区以及p+型浮空背势垒；

16、步骤s5：通过碳膜生长及高温激活工艺、氮退火工艺生长栅氧化层；

17、步骤s6：在所述栅氧化层上淀积饱和掺杂的多晶硅，通过光刻工艺和刻蚀工艺，形成多晶硅栅；

18、步骤s7：在所述多晶硅栅和所述栅氧化层上淀积一层硼磷硅玻璃，通过光刻工艺和刻蚀工艺，形成氧化层，所述氧化层包裹所述多晶硅栅；

19、步骤s8：在所述氧化层的两侧，通过淀积金属工艺和快速退火工艺，形成第一源极金属层、第二源极金属层；

20、步骤s9：通过溅射工艺和刻蚀工艺，形成顶部金属层，并在所述顶部金属层上沉积钝化层；

21、步骤s10：在所述n+型碳化硅衬底的背部通过淀积金属工艺和激光退火工艺形成背部漏极金属层，完成碳化硅基浮空背势垒栅功率器件的制备。

22、本发明的有益效果是：该碳化硅基浮空背势垒栅功率器件能够在反向大电压下，通过耗尽浮空背势垒，防止大量电子进入栅氧化层导致栅氧化层的退化，从而提高功率器件的可靠性。

技术特征：

1.一种碳化硅基浮空背势垒栅功率器件，其特征在于，包括从下至上依次层叠设置的背部漏极金属层、n+型碳化硅衬底、n型漂移层；在所述n型漂移层的顶部两侧分别设有p型基区，在两个所述p型基区之间设有p+型浮空背势垒，所述p+型浮空背势垒与所述p型基区间隔设置，所述p型基区内包裹有p+型源区以及n+型源区，所述p+型源区以及所述n+型源区并排设置且侧面相互接触，所述p+型源区靠近所述n型漂移层的侧面设置；在所述n型漂移层的上方从左至右依次设有第一源极金属层、氧化层以及第二源极金属层，所述氧化层内包裹有多晶硅栅，所述氧化层的下方设有与所述多晶硅栅邻接的栅氧化层，所述p+型浮空背势垒位于所述栅氧化层的下方并与所述栅氧化层形成浮空背势垒栅结构；在所述第一源极金属层、所述氧化层以及所述第二源极金属层的上方设有顶部金属层，在所述顶部金属层的上方设有钝化层。

2.根据权利要求1所述的碳化硅基浮空背势垒栅功率器件，其特征在于，所述p+型浮空背势垒的深度为3.0μm，掺杂浓度为1e18 cm-3～1e19cm-3。

3.根据权利要求1所述的碳化硅基浮空背势垒栅功率器件，其特征在于，所述p型基区的深度为1.5μm，掺杂浓度为1e17 cm-3～1e18 cm-3；所述n+型源区的深度为0.2μm，掺杂浓度为大于1e19 cm-3；所述p+型源区的深度为3.0μm，掺杂浓度为1e18 cm-3～1e19 cm-3。

4.根据权利要求1所述的碳化硅基浮空背势垒栅功率器件，其特征在于，所述栅氧化层的厚度为500a；所述多晶硅栅的厚度为4000a。

5.根据权利要求1所述的碳化硅基浮空背势垒栅功率器件，其特征在于，所述氧化层的厚度为1.0μm。

6.根据权利要求1所述的碳化硅基浮空背势垒栅功率器件，其特征在于，所述钝化层包括厚度为6000a的等离子增强正硅酸乙酯层、厚度为300a的等离子增强氮化硅层以及厚度为7μm的聚酰亚胺膜层。

7.根据权利要求1所述的碳化硅基浮空背势垒栅功率器件，其特征在于，所述第一源极金属层和所述第二源极金属层的厚度均为1000a。

8.根据权利要求1所述的碳化硅基浮空背势垒栅功率器件，其特征在于，所述顶部金属层的厚度为4μm。

9.根据权利要求1所述的碳化硅基浮空背势垒栅功率器件，其特征在于，所述背部漏极金属层包括厚度为1000a的金属钛层、厚度为2000a的金属镍层以及厚度为10ka的金属银层。

10.一种如权利要求1-9任一项所述的碳化硅基浮空背势垒栅功率器件的制备方法，包括：

技术总结本发明涉及半导体器件领域，公开了一种碳化硅基浮空背势垒栅功率器件及其制备方法。该器件包括从下至上依次层叠设置的背部漏极金属层、n+型碳化硅衬底、n型漂移层；在n型漂移层的顶部两侧分别设有p型基区，在两个p型基区之间设有p+型浮空背势垒，p型基区内包裹有p+型源区以及n+型源区；在n型漂移层的上方从左至右依次设有第一源极金属层、氧化层以及第二源极金属层，氧化层内包裹有多晶硅栅，氧化层的下方设有与多晶硅栅邻接的栅氧化层，p+型浮空背势垒位于栅氧化层的下方并与栅氧化层形成浮空背势垒栅结构。本发明能够通过浮空背势垒防止大量电子进入栅氧化层导致栅氧化层的退化，从而提高功率器件的可靠性。技术研发人员：刘国梁,郭汉玉,樊永辉,许明伟,樊晓兵受保护的技术使用者：深圳市汇芯通信技术有限公司技术研发日：技术公布日：2024/11/14