基于磁性随机存储器的时域存内计算阵列结构的制作方法

本发明涉及集成电路设计领域，尤其是一种基于磁性随机存储器(mram)的时域存内计算阵列结构，以及基于存内实现二值神经网络卷积计算的高能效电路设计方法。

背景技术：

近年来，卷积神经网络(convolutionalneuralnetworks，cnn)在图像识别等领域大放异彩，引领了新一轮人工智能热潮。卷积神经网络是层级网络结构，如图1所示，主要包含以下几个层级结构：数据输入层，卷积计算层，函数激励层，池化层，全连接层。如图2所示，其计算过程可总结为当前网络层为对上一层的激活值进行加权求和，再添加偏置项，最后通过一个激活函数得到下一层的激活值，该过程可整理成矩阵和向量相乘的形式，如公式(1)所示。但在有限的硬件条件下，存储器的带宽瓶颈和计算功耗问题严重限制了cnn的发展步伐。因此，如何突破存储器的限制，实现高能效的卷积计算具有重要意义。其中一个思路是使用二值化神经网络(binaryneuralnetwork,bnn)将激活值和权值限定为1bit数，累加运算简化为位计数运算，即统计同或结果中1的个数和0的个数，激活函数则为符号函数，即判断同或结果中1的个数减去0的个数的差与偏置的和是否大于0，若大于或等于0则输出1，反之输出0，降低计算的数据量，从而减少功耗开销。

在传统的冯·诺依曼架构中，存储器和计算单元是独立的两个部分，计算机执行计算操作时，需要从存储器中取出数据，传输到计算单元中进行计算，而后再写回存储器。计算机的所有功能都是由无数次循环往复的类似过程构成。这其中，对存储器的访存和对数据的计算占了总能量消耗的92％。存内计算(computinginmemory，cim)打破传统计算机的冯·诺依玛架构，将计算电路嵌入存储器中，存储和计算连为一体，从而大幅度降低了数据迁移及对存储器的访存消耗，由于cim结构多采用模拟计算方式，进一步降低了计算功耗，但实现足够灵活足够可靠的模拟计算电路是cim架构中的关键挑战。大多数cim模拟计算技术基于电压域(即，使用电压作为处理信号，将数字量转化为线性的电压值)。这些技术通常通过操纵电流或电荷的方式来实现对电压的控制。但是由于电路工作电压存在上限，同时又不可能被无限细分。因此，压域cim存在瓶颈，而基于时域的cim架构中，将数字量表示为线性的脉冲宽度或路径延时。由于时间没有上限，故在理论上，时域计算相较于压域计算拥有很大的优势。

技术实现要素：

技术问题：针对现有技术中的上述不足之处，本发明公开了一种基于磁性随机存储器(mram)的时域存内计算阵列结构，所公开的计算阵列是基于延时累加的时域cim结构，在实现卷积计算的同时，保留mram读写工作模式，实现计算存储一体化的mram计算阵列。在电路结构，网络结构等方面对mram计算阵列进行功耗上的优化。并且基于本发明公开的延时差量化单元，解决了传统存内计算量化精度低的难题。

技术方案：本发明的一种基于磁性随机存储器的时域存内计算阵列结构是通过以下技术方案实现的：

该阵列结构包括双模式存储阵列、自适应流水译码器、预充电路、列选择器、灵敏放大器、输入输出单元、延时差量化单元、计数单元、时序控制电路以及模式选择模块；

所述双模式存储阵列包括：由磁隧道结构成的非易失存储单元呈矩阵排布，每一列存储列之间设计有延时累加逻辑，存储阵列可实现标准读写模式和二值神经网络卷积计算模式之间的功能切换；非易失性存储单元

所述模式选择模块用于切换双模式存储阵列的标准读写功能和二值神经网络卷积计算功能；

所述自适应流水译码器以及所述列选择器，在标准读写模式下，被用于对所述存储阵列的行列译码；在二值神经网络卷积计算模式下，被用于开启字线，从而实现对位线电容放电，并逐行遍历整个阵列，从而产生累加延时delay1；

所述预充电路、灵敏放大器、输入输出单元和时序控制电路被用于实现所述双模式存储阵列的读写操作和卷积计算操作；在标准读写功能模式下以及卷积计算功能模式下，所述预充电路对位线电容进行充电；

所述延时差量化单元和计数单元，在二值神经网络卷积计算模式下，被用于将遍历存储阵列所得到的延时进行量化，从而获得数字结果，量化的结果为二值神经网络卷积计算的结果。

所述双模式存储阵列包括n列m行存储单元，每行相邻存储单元字线间插入逻辑控制电路；所述逻辑控制电路包括第一与门和第二与门，此处第一与门和第二与门均为双端输入单端输出；第一与门的第一输入端连接模式选择信号，第一与门的第二输入端连接前一级字线；第二与门的第一输入端连接前一级字线，第二与门的第二输入端连接前一级灵敏放大器输出信号；第一与门和第二与门的输出端连接后一级字线。

所述模式选择模块根据外部使能信号产生所述的模式选择信号，当模式选择信号为高电平1时，所述的双模式存储阵列为标准读写功能；当模式选择信号为低电平0时，所述的双模式存储阵列为卷积计算功能。

在标准读写功能模式下，所述自适应流水译码器以及所述列选择器，根据外部地址信号对阵列中对应的存储单元进行读写访问；在卷积计算功能模式下，所述自适应流水译码器逐级访问所有存储单元，生成延时累加信号delay1。

所述非易失性存储单元包括第一nmos管和第一磁隧道结器件，其中第一磁隧道结器件根据写操作电流的方向不同会呈现高阻和低阻两种状态；所述第一磁隧道结器件一端连接位线，另一端连接所述第一nmos管的源极端；所述第一nmos管的栅极端连接所述字线，漏极连接源线。

所述灵敏放大器包括

第一pmos管，其栅极连接第一节点，源极连接电源，漏极连接第一节点；

第二pmos管，其栅极连接第一节点，源极连接电源，漏极连接第二节点；

第一nmos管，其栅极连接外接参考电压源，源极连接第三节点，漏极连接第一节点；

第二nmos管，其栅极连接位线，源极连接第三节点，漏极连接第二节点；

第三nmos管，其栅极连接外部使能信号，源极连接地，漏极连接第三节点；

第一cmos反相器，输入端连接第一节点，输出信号为q。

所述延时差量化单元包括基准延时产生电路和单位时钟产生电路；其中，所述基准延时产生电路包括：其阵列结构包含n列m行存储单元，每行相邻存储单元字线间插入逻辑控制电路。所述逻辑控制电路包括第一与门和第二与门，此处第一与门和第二与门均为双端输入单端输出；第一与门的第一输入端连接模式选择信号，第一与门的第二输入端连接前一级字线；第二与门的第一输入端连接前一级字线，第二与门的第二输入端连接前一级灵敏放大器输出信号q；第一与门和第二与门的输出端连接后一级字线；存储单元中数据均为0；在二值神经网络卷积计算模式下，所述基准延时产生电路通过执行与所述双模式存储阵列相同的位线电容放电操作，并同样逐级遍历整个阵列，从而产生基准延时delay0；

所述单位时钟产生电路包括：

第一复制列、第二复制列和逻辑控制单元，第一复制列和第二复制列的结构与所述双模式存储阵列中存储列结构相同；第一复制列包含第一差值电阻，第一复制位线，第一复制源线和第一灵敏放大器；第二复制列包含第二差值电阻，第二复制位线，第二复制源线和第二灵敏放大器。

所述第一复制列包括：

第一差值电阻为双端器件，第一差值电阻的阻值为所述非易失性存储单元的高阻态和低阻态之间的差值；第一差值电阻的第一端连接第一复制列的复制位线；第一差值电阻的第二端连接第一nmos管的源极端，栅极连接第一字线，漏极连接第一复制源线；第一充电pmos管，其栅极与第一字线相连接，源极连接电源，漏极连接第一复制位线；第一复制列中冗余存储单元的字线信号都置为0，第一灵敏放大器输出信号为c1。

所述第二复制列包括：

第二差值电阻为双端器件，第二差值电阻的阻值为所述非易失性存储单元的高阻态和低阻态之间的差值；第二差值电阻的第一端点连接第二复制列的复制位线；第二差值电阻的第二端点连接第二nmos管的源极端，栅极连接第二字线，漏极连接第二复制源线；第二充电pmos管，其栅极与第二字线相连接，源极连接电源，漏极连接第二复制位线；第二复制列中冗余存储单元的字线信号都置为0，第二灵敏放大器输出信号为c2。

所述逻辑控制单元包括：

第一或非门，为两端输入单端输出电路，其第一输入端连接外部控制信号，第二输入端连接所述第二灵敏放大器的输出信号c2，输出端连接节点；

第一pmos管，其栅极连接节点，源极连接电源，漏极连接节点；

第一nmos管，其栅极连接所述第二灵敏放大器的输出信号c2，源极连接地，漏极连接第三节点；

第二nmos管，其栅极连接外部控制信号，其源极连接地，其漏极连接第三节点；

第二或非门，为两端输入单端输出电路，其第一输入端连接节点，第二输入端连接外部控制信号，输出端连接所述的第一字线；

第一反相器，输入端连接所述第一灵敏放大器的输出信号c1，输出端连接节点；

第三nmos管，其栅极连接所述第一灵敏放大器的输出信号c1，源极连接地，漏极连接节点；

第二pmos管，栅极连接节点，源极连接电源，漏极连接节点；

第二反相器，输入端连接节点，输出连接所述的第二字线。

有益效果：本发明采用上述技术方案，具有以下有益效果：

(1)本发明在mram阵列内部通过位线放电延时累加和利用复制列对延时量化完成了二值神经网络中所需的乘累加运算，即在访存的同时完成了卷积运算，访存功耗被计算分摊，从而减少了访存功耗，相比于采用冯诺依曼架构的加速器，能够显著地降低网络整体功耗，提升了能效。

(2)本发明在时域中实现二值化神经网络的累加和激活运算，基于延时累加的时域cim结构，在实现卷积计算的同时，保留mram的工作模式，实现计算存储一体化的mram计算阵列。

(3)本发明利用复制列实现延时差量化单元，时差量化单元对阵列计算模式下所产生的累加延时进行量化，转为数字信号。复制列能有效的跟踪存储阵列的工艺波动，具有更高的量化精度，从而使得系统可以工作在宽电压下，有利于降低功耗、提高能效。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单介绍，显而易见地，下面描述的中附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。

图1为背景技术提供的现有技术中人工神经网络的发展历程示意图；

图2为背景技术提供的现有技术中卷积神经网络的基本结构示意图；

图3为本发明实施例提供的一种基于磁性随机存储器的时域存内计算阵列结构框图；

图4为本发明实施例提供的一种基于磁性随机存储器的时域存内计算阵列结构中二值化神经网络运算的真值表；

图5为本发明实施例提供的一种基于磁性随机存储器的时域存内计算阵列结构中存储阵列电路图；

图6为本发明实施例提供的一种基于磁性随机存储器的时域存内计算阵列结构中2bit时域计算实例示意图；

图7为本发明实施例提供的一种基于磁性随机存储器的时域存内计算阵列结构中灵敏放大器结构图；

图8为本发明实施例提供的一种基于磁性随机存储器的时域存内计算阵列结构中延时差量化单元结构图；

图9为本发明实施例提供的一种基于磁性随机存储器的时域存内计算阵列结构中延时差量化单元瞬态仿真波形图；

图10为本发明实施例提供的一种基于磁性随机存储器的时域存内计算阵列结构中4bit卷积运算蒙特卡洛仿真结果图；

图11为本发明实施例提供的一种基于磁性随机存储器的时域存内计算阵列结构中卷积运算瞬态仿真结果图；

图12为本发明实施例提供的一种基于磁性随机存储器的时域存内计算阵列结构中系统功耗及能效随工作电压变化的示意图。

具体实施方式

下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。

该阵列结构包括双模式存储阵列、自适应流水译码器、预充电路、列选择器、灵敏放大器、输入输出单元、延时差量化单元、计数单元、时序控制电路以及模式选择模块；

所述双模式存储阵列包括：由磁隧道结mtj构成的非易失存储单元呈矩阵排布，每一列存储列之间设计有延时累加逻辑，存储阵列可实现标准读写模式和二值神经网络卷积计算模式之间的功能切换；非易失性存储单元

所述模式选择模块用于切换双模式存储阵列的标准读写功能和二值神经网络卷积计算功能；

所述自适应流水译码器以及所述列选择器，在标准读写模式下，被用于对所述存储阵列的行列译码；在二值神经网络卷积计算模式下，被用于开启字线，从而实现对位线电容cbl放电，并逐行遍历整个阵列，从而产生累加延时delay1；

所述预充电路、灵敏放大器、输入输出单元和时序控制电路被用于实现所述双模式存储阵列的读写操作和卷积计算操作；在标准读写功能模式下以及卷积计算功能模式下，所述预充电路对位线电容进行充电；

所述延时差量化单元和计数单元，在二值神经网络卷积计算模式下，被用于将遍历存储阵列所得到的延时进行量化，从而获得数字结果，量化的结果为二值神经网络卷积计算的结果。

所述双模式存储阵列包括n列m行存储单元，每行相邻存储单元字线间插入逻辑控制电路；所述逻辑控制电路包括第一与门and1和第二与门and2，此处第一与门和第二与门均为双端输入单端输出；第一与门的第一输入端连接模式选择信号men，第一与门的第二输入端连接前一级字线；第二与门的第一输入端连接前一级字线，第二与门的第二输入端连接前一级灵敏放大器输出信号q；第一与门和第二与门的输出端连接后一级字线。

所述模式选择模块根据外部使能信号产生所述的模式选择信号men，当模式选择信号men为高电平1时，所述的双模式存储阵列为标准读写功能；当模式选择信号men为低电平0时，所述的双模式存储阵列为卷积计算功能。

在标准读写功能模式下，所述自适应流水译码器以及所述列选择器，根据外部地址信号对阵列中对应的存储单元进行读写访问；在卷积计算功能模式下，所述自适应流水译码器逐级访问所有存储单元，生成延时累加信号delay1。

所述非易失性存储单元包括第一nmos管n1和第一磁隧道结器件mtj，其中第一磁隧道结器件mtj根据写操作电流的方向不同会呈现高阻和低阻两种状态；所述第一磁隧道结器件mtj一端连接位线bl，另一端连接所述第一nmos管n1的源极端；所述第一nmos管n1的栅极端连接所述字线wl，漏极连接源线sl。

所述灵敏放大器包括

第一pmos管p1，其栅极连接第一节点net1，源极连接电源vdd，漏极连接第一节点net1；

第二pmos管p2，其栅极连接第一节点net1，源极连接电源vdd，漏极连接第二节点net2；

第一nmos管n1，其栅极连接外接参考电压源ref，源极连接第三节点net3，漏极连接第一节点net1；

第二nmos管n2，其栅极连接位线bl，源极连接第三节点net3，漏极连接第二节点net2；

第三nmos管n3，其栅极连接外部使能信号sae，源极连接地gnd，漏极连接第三节点net3；

第一cmos反相器inv1，输入端连接第一节点net2，输出信号为q。

所述延时差量化单元包括基准延时产生电路和单位时钟产生电路；其中，所述基准延时产生电路包括：其阵列结构包含n列m行存储单元，每行相邻存储单元字线间插入逻辑控制电路。所述逻辑控制电路包括第一与门and1和第二与门and2，此处第一与门和第二与门均为双端输入单端输出；第一与门的第一输入端连接模式选择信号men，第一与门的第二输入端连接前一级字线；第二与门的第一输入端连接前一级字线，第二与门的第二输入端连接前一级灵敏放大器输出信号q；第一与门和第二与门的输出端连接后一级字线；存储单元中数据均为0；在二值神经网络卷积计算模式下，所述基准延时产生电路通过执行与所述双模式存储阵列相同的位线电容cbl放电操作，并同样逐级遍历整个阵列，从而产生基准延时delay0；

所述单位时钟产生电路包括：

第一复制列、第二复制列和逻辑控制单元，第一复制列和第二复制列的结构与所述双模式存储阵列中存储列结构相同；第一复制列包含第一差值电阻，第一复制位线rbl，第一复制源线rsl和第一灵敏放大器sa1；第二复制列包含第二差值电阻，第二复制位线rblb，第二复制源线rslb和第二灵敏放大器sa2。

所述第一复制列包括：

第一差值电阻r1为双端器件，第一差值电阻r1的阻值为所述非易失性存储单元的高阻态和低阻态之间的差值；第一差值电阻r1的第一端连接第一复制列的复制位线rbl；第一差值电阻r1的第二端连接第一nmos管n1的源极端，栅极连接第一字线wl1，漏极连接第一复制源线rsl；第一充电pmos管p1，其栅极与第一字线wl1相连接，源极连接电源vdd，漏极连接第一复制位线rbl；第一复制列中冗余存储单元的字线信号都置为0，第一灵敏放大器sa1输出信号为c1。

所述第二复制列包括：

第二差值电阻r2为双端器件，第二差值电阻r2的阻值为所述非易失性存储单元的高阻态和低阻态之间的差值；第二差值电阻r2的第一端点连接第二复制列的复制位线rblb；第二差值电阻的第二端点连接第二nmos管n2的源极端，栅极连接第二字线wl2，漏极连接第二复制源线rslb；第二充电pmos管p2，其栅极与第二字线wl2相连接，源极连接电源vdd，漏极连接第二复制位线rblb；第二复制列中冗余存储单元的字线信号都置为0，第二灵敏放大器sa2输出信号为c2。

所述逻辑控制单元包括：

第一或非门nor1，为两端输入单端输出电路，其第一输入端连接外部控制信号en，第二输入端连接所述第二灵敏放大器sa2的输出信号c2，输出端连接节点net1；

第一pmos管，其栅极连接节点net2，源极连接电源vdd，漏极连接节点net3；

第一nmos管，其栅极连接所述第二灵敏放大器sa2的输出信号c2，源极连接地gnd，漏极连接第三节点net3；

第二nmos管，其栅极连接外部控制信号en，其源极连接地gnd，其漏极连接第三节点net3；

第二或非门nor2，为两端输入单端输出电路，其第一输入端连接节点net3，第二输入端连接外部控制信号en，输出端连接所述的第一字线wl1；

第一反相器inv1，输入端连接所述第一灵敏放大器sa1的输出信号c1，输出端连接节点net2；

第三nmos管，其栅极连接所述第一灵敏放大器sa1的输出信号c1，源极连接地gnd，漏极连接节点net4；

第二pmos管，栅极连接节点net1，源极连接电源vdd，漏极连接节点net4；

第二反相器inv2，输入端连接节点net4，输出连接所述的第二字线wl2。

实施例

适用于全连接二值化神经网络的存内计算电路，具体包括：双模式存储阵列、自适应流水译码器、预充电路、列选择器、灵敏放大器、输入输出单元、延时差量化单元、计数单元、时序控制电路以及模式选择模块。

公式(2)中权重矩阵m在本发明公开的双模式存储阵列中映射为：

映射方式为公式(2)中权重矩阵m延对角线转置如公式(3)，并且按照转置后矩阵坐标存入本发明公开的双模式存储阵列中的存储单元。

公式(2)中激活值向量v在本发明公开的双模式存储阵列中映射为：

映射方式为公式(2)中激活值向量v以字线信号的形式施加在本发明所公开的双模式存储阵列中如公式(4)，当激活值向量v中的元素为1时，字线开启；当激活值向量v中的元素为0时，字线关闭。

一种基于磁性随机存储器的时域存内计算阵列结构，包括双模式存储阵列、自适应流水译码器、预充电路、列选择器、灵敏放大器、输入输出单元、延时差量化单元、计数单元、时序控制电路以及模式选择模块；

所述双模式存储阵列包括：由磁隧道结(mtj)构成的非易失存储单元呈矩阵排布，每一列存储列之间设计有延时累加逻辑，存储阵列可实现标准读写模式和二值神经网络卷积计算模式之间的功能切换。

所述模式选择模块用于切换双模式存储阵列的标准读写功能和二值神经网络卷积计算功能。

所述自适应流水译码器以及所述列选择器，在标准读写模式下，被用于对所述存储阵列的行列译码；在二值神经网络卷积计算模式下，被用于开启字线，从而实现对位线电容cbl放电，并逐行遍历整个阵列，从而产生累加延时。

所述预充电路、灵敏放大器、输入输出单元和时序控制电路被用于实现所述双模式存储阵列的读写操作和卷积计算操作。

所述延时差量化单元和计数单元，在二值神经网络卷积计算模式下，被用于将遍历存储阵列所得到的延时进行量化，从而获得数字结果，量化的结果为二值神经网络卷积计算的结果。

如图3所示双模式存储阵列包括：由磁隧道结mtj构成的非易失存储单元呈矩阵排布，每一列存储列之间设计有延时累加逻辑，存储阵列可实现标准读写模式和二值神经网络卷积计算模式之间的功能切换；模式选择模块用于切换双模式存储阵列的标准读写功能和二值神经网络卷积计算功能；自适应流水译码器以及所述列选择器，在标准读写模式下，被用于对所述存储阵列的行列译码；在二值神经网络卷积计算模式下，被用于开启字线，从而实现对位线电容cbl放电，并逐行遍历整个阵列，从而产生累加延时delay1；预充电路、灵敏放大器、输入输出单元和时序控制电路被用于实现所述双模式存储阵列的读写操作和卷积计算操作；延时差量化单元和计数单元，在二值神经网络卷积计算模式下，被用于将遍历存储阵列所得到的延时进行量化，从而获得数字结果，量化的结果为二值神经网络卷积计算的结果。

本实施例以一个32×32的全连接层为设计对象(m＝n＝32)，既权重值为32×32矩阵，激活值向量为32元有序数组，系统将完成如下计算：

公式(5)中权重矩阵m在本发明公开的双模式存储阵列中映射为：

映射方式为公式(5)中权重矩阵m延对角线转置如公式(6)，并且按照转置后矩阵坐标存入本发明公开的双模式存储阵列中的存储单元。

公式(5)中激活值向量v在本发明公开的双模式存储阵列中映射为：

映射方式为公式(2)中激活值向量v以字线信号的形式施加在本发明所公开的双模式存储阵列中如公式(4)，当激活值向量v中的元素为1时，字线开启；当激活值向量v中的元素为0时，字线关闭。

如图三所示，本发明公开的一种基于磁性随机存储器的时域存内计算阵列结构，其特征在于，双模式存储阵列、自适应流水译码器、预充电路、列选择器、灵敏放大器、输入输出单元、延时差量化单元、计数单元、时序控制电路以及模式选择模块。

本发明公开的一种基于磁性随机存储器的时域存内计算阵列结构，在存内计算模式下，利用延时信息实现对二值神经网络的卷积运算，如图4所示二值化神经网络运算的真值表。

存储阵列电路图如图5所示，当激活值为0时，字线关断，此时由计算阵列不产生延时量；当激活值为1时，字线开启，此时存有数据0的存储单元产生的延时量为tlrs，延时量由位线电容cbl，存储单元阻值为低阻态lrs，以及预充电压vpre和参考电压vref决定：

tlrs＝rlrscblln[vpre/(vpre-vref)](8)

存有数据1的存储单元产生的延时量为thrs，延时量由位线电容cbl，存储单元阻值为高阻态hrs，以及预充电压vpre和参考电压vref决定：

thrs＝rhrscblln[vpre/(vpre-vref)](9)

图6为本发明实施例提供的2bit时域计算实例示意图，当字线wl开启时，bl[1]开始放电，当位线bl[1]电压降低到灵敏放大器阈值参考电压ref以下时，输出q置为高电平1，bl[2]开始放电，当位线bl[2]电压降低到灵敏放大器阈值参考电压ref以下时，输出delay置为高电平1。存储单元存储的数据不同，其输出延时不同，2bit存储单元存储数据都为0时延时最短，存储数据都为1时延时最长。其中，存储单元存数据0与存数据1的放电延时差δτ可表示为：

δτ＝rhrecblln[vpre/(vpre-vref)]-rlrscblln[vpre/(vpre-vref)](10)

δτ＝(rhrs-rlrs)cblln[vpre/(vpre-vref)](11)

本发明实施例提供的灵敏放大器结构图如图7所示，第一pmos管p1，其栅极连接第一节点net1，源极连接电源vdd，漏极连接第一节点net1。第二pmos管p2，其栅极连接第一节点net1，源极连接电源vdd，漏极连接第二节点net2。第一nmos管n1，其栅极连接外接参考电压源ref，源极连接第三节点net3，漏极连接第一节点net1。第二nmos管n2，其栅极连接位线bl，源极连接第三节点net3，漏极连接第二节点net2。第三nmos管n3，其栅极连接外部使能信号sae，源极连接地gnd，漏极连接第三节点net3。第一cmos反相器inv1，输入端连接第一节点net2，输出信号为q。当参考电压小于位线电压时，输出q为低电平0；当参考电压大于位线电压时，输出q为高电平1.

如图8所示，为本发明实施例提供的一种基于磁性随机存储器的时域存内计算阵列结构中延时差量化单元结构图。本发明公开的延时差量化单元的工作过程如下：第一步，当en信号到来时，切换放电模块首先使能第一字线wl1，关闭第二wl2，第一复制列的复制位线rbl通过第一差值电阻r1放电，第二复制列的复制位线rblb充电为高。第二步，当rbl放电完成后，逻辑控制单元关闭wl1同时使能wl2，rblb通过第二差值电阻r2放电，同时将rbl重新充电到高电平。第三步，rblb放电结束后，和第一步过程类似，逻辑控制单元重新使能wl1，关闭wl2，rbl放电。之后的步骤就是通过切换放电模块使得wl1和wl2轮流使能，rbl和rblb交替放电，如图9所示。延时差量化单元产生了周期性的ck信号，ck信号的周期是rbl和rblb各放电一次的时间之和。因为所述差值电阻的阻值为存储单元的高阻态与低阻态的阻值之差，因此ck信号的周期为2倍存储单元的放电延时差(2δτ)。

如图10所示，为本发明实施例提供的一种基于磁性随机存储器的时域存内计算阵列结构中4bit卷积运算蒙特卡洛仿真结果图，相邻数据间延时差均值～0.4ns。

如图11所示，为本发明实施例提供的一种基于磁性随机存储器的时域存内计算阵列结构中卷积运算瞬态仿真结果图，字线信号wl开启后，各级位线串行放电，计算阵列产生延时delay1，参考阵列产生延时delay1，延时差为δt，通过所述延时差量化单元对延时差进行量化，量化结果通过所述技术单元转换为数字结果，其结果与理论值相同。

图12所示，为本发明实施例提供的一种基于磁性随机存储器的时域存内计算阵列结构中系统功耗及能效随工作电压变化的示意图。横坐标为工作电压，左边纵坐标表示功耗，右边纵坐标表示能效。从图中可以看到，随着工作电压的降低，功耗降低，能效得到提升，该电路最低工作电压可到0.5v，此时的功耗及能效分别为38.71uw和98.74tops/w，与普通数字实现方式相比具有较大提升。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围内。因此，本发明的保护范围应该以权力要求书的保护范围为准。