测试电路及采用该测试电路的存储芯片的制作方法

技术特征：
1.一种测试电路，用于存储器的压缩数据读取，所述测试电路包括m个存储块，所述m为大于或等于2的偶数，其中n个存储块组成一个存储组，所述n为大于或等于2且小于或等于m的偶数，所述m是所述n的整数倍，其特征在于，所述测试电路还包括：压缩数据读取单元，一个所述压缩数据读取单元对应一个所述存储组，所述压缩数据读取单元与对应的所述存储组中的所述n个存储块连接，所述压缩数据读取单元接收压缩数据读取命令和地址信息，并根据所述压缩数据读取命令和所述地址信息读取所述n个存储块中的数据。2.根据权利要求1所述的测试电路，其特征在于，所述m个存储块分布成至少一奇数列及至少一偶数列，所述奇数列中的至少一存储块与所述偶数列中的至少一存储块组成所述存储组。3.根据权利要求1所述的测试电路，其特征在于，所述测试电路还包括：测试数据输出端口，所述测试数据输出端口通过压缩数据总线连接所述压缩数据读取单元。4.根据权利要求3所述的测试电路，其特征在于，一个所述测试数据输出端口通过压缩数据总线至少连接两个所述压缩数据读取单元。5.根据权利要求4所述的测试电路，其特征在于，所述测试数据输出端口的个数为2，一个所述测试数据输出端口通过压缩数据总线连接四个所述压缩数据读取单元。6.根据权利要求3所述的测试电路，其特征在于，所述压缩数据总线为8位总线。7.根据权利要求3所述的测试电路，其特征在于，所述m为32，所述n为4。8.根据权利要求7所述的测试电路，其特征在于，所述32个存储块分布成8行4列，所述4列分别为奇数列一、偶数列一、奇数列二、偶数列二，一个所述存储组包括的四个存储块为2行2列分布，所述2列为奇数列一和偶数列一的组合或奇数列二和偶数列二的组合，奇数列一和偶数列一之间共有四个所述压缩数据读取单元，奇数列二和偶数列二之间共有四个所述压缩数据读取单元。9.根据权利要求8所述的测试电路，其特征在于，所述奇数列一和偶数列一之间的四个压缩数据读取单元由八位的所述压缩数据总线连接到一个测试数据输出端口，所述奇数列二和偶数列二之间的四个压缩数据读取单元由八位的所述压缩数据总线连接到另一个测试数据输出端口。10.一种存储芯片，包括数据读写总线，其特征在于，还包括如权利要求1～9任一项所述的测试电路，所述压缩数据读取单元在所述存储芯片上布置于所述数据读写总线下方。11.根据权利要求10所述的存储芯片，其特征在于，所述数据读写总线在所述存储芯片中占据一预设芯片面积一，所述压缩数据读取单元在所述存储芯片中占据一预设芯片面积二，所述预设面积二小于预设面积一。12.根据权利要求10所述的存储芯片，其特征在于，所述压缩数据读取单元在芯片衬底上的投影被所述数据读写总线在芯片衬底上的投影所覆盖。