低电流电子抹除式可复写只读存储器阵列的操作方法与流程

1.本发明有关一种内存阵列，特别是关于一种低电流电子抹除式可复写只读存储器(eeprom)阵列的快速写入及快速抹除方法。


背景技术：

2.互补式金属氧化半导体(complementary metal oxide semiconductor，cmos)制程技术已成为特殊应用集成电路(applicationspecific integrated circuit，asic)的常用制造方法。在计算机信息产品发达的今天，闪存(flash)与电子式可清除程序化只读存储器(electrically erasable programmable read only memory，eeprom)由于皆具备有电性编写和抹除数据的非挥发性内存功能，且在电源关掉后数据不会消失，所以被广泛使用于电子产品上。
3.非挥发性内存为可程序化的，其用以储存电荷以改变内存的晶体管的闸极电压，或不储存电荷以留下原内存的晶体管的闸极电压。抹除操作则是将储存在非挥发性内存中的电荷移除，使得非挥发性内存回到原内存的晶体管的闸极电压。对于目前的闪存架构而言，虽然面积较小，成本较低，但只支持大区块的抹写，无法只对特定的一位记忆晶胞进行抹写，在使用上较不方便；另外，对于电子式可清除程序化只读存储器的架构而言，具有字节写入(byte write)的功能，相对闪存而言使用较方便，且其一位记忆晶胞电路图及记忆晶胞结构剖视图，分别如图1、图2所示。每一记忆晶胞包含两个晶体管：一记忆晶体管10、一选择晶体管12与一电容结构13，电容结构13设于记忆晶体管10的上方，以作为一多晶硅记忆晶胞，由于这样的结构，造成面积较闪存大，且在进行位抹除时，往往需要将未选到的位置以晶体管加以隔离，进而提高成本需求。
4.因此，本案发明人针对上述现有技术的缺失，特别研发一种低电流电子抹除式可复写只读存储器(eeprom)阵列，并进而提出基于此内存架构的低电流、低电压且低成本，同时可针对字节操作的快速写入及抹除方法。


技术实现要素：

5.本发明的主要目的，在于提供一种低电流电子抹除式可复写只读存储器(eeprom)阵列的操作方法，于具有低电流、低电压且低成本的电子抹除式可复写只读存储器架构下，利用特殊的偏压方式，达成字节的快速写入及抹除的功能。
6.为达上述目的，本发明提供一种低电流电子抹除式可复写只读存储器阵列的操作方法，应用于低电流电子抹除式可复写只读存储器阵列，此低电流电子抹除式可复写只读存储器阵列包含多条平行的位线，其区分为多组位线，此多组位线包含一第一组位线，位线与多条平行的字线互相垂直，且字线包含一第一、第二字线，并与多条平行的共源线互相平行，共源线包含一第一共源线。另有多个子内存阵列，每一子内存阵列连接一组位线、两条字线与一共源线，每一子内存阵列包含一第一、第二记忆晶胞，第一记忆晶胞连接第一组位线、第一共源线与第一字线，第二记忆晶胞连接第一组位线、第一共源线与第二字线，第一、
第二记忆晶胞互相对称配置，并分别位于第一共源线的相异两侧，且第一组位线包含两条位线，其分别连接第一、第二记忆晶胞。
7.第一、第二记忆晶胞皆作为一操作记忆晶胞，在选取操作记忆晶胞其中之一作为选取记忆晶胞，以进行操作时，与选取记忆晶胞连接同一位线的操作记忆晶胞，且未与选取记忆晶胞连接同一共源线的操作记忆晶胞，作为多个同位记忆晶胞，与选取记忆晶胞连接同一字线的操作记忆晶胞，作为多个同字记忆晶胞，其余操作记忆晶胞则作为多个未选取记忆晶胞。
8.第一、第二记忆晶胞可皆具位于p型井区或p型基板中的n型场效晶体管，亦可皆具位于n型井区或n型基板中的p型场效晶体管。
9.当记忆晶胞具n型场效晶体管，且欲操作时，则于选取记忆晶胞连接的p型井区或p型基板施加基底电压v
subp
，并于选取记忆晶胞连接的位线、字线、共源线分别施加第一位电压v
b1
、第一字电压v
w1
、第一共源电压v
s1
，于每一同位记忆晶胞连接的字线、共源线分别施加第二字电压v
w2
、第二共源电压v
s2
，于每一同字记忆晶胞连接的位线、共源线分别施加第二位电压v
b2
、第一共源电压v
s1
(每一同字记忆晶胞其共源线也共享)，于每一未选取记忆晶胞连接的位线、字线、共源线分别施加第二位电压v
b2
、第二字电压v
w2
、第二共源电压v
s2
。
10.对选取记忆晶胞进行写入时，满足v
subp
为接地(0)，v
b1
为高压(hv)，v
s1
为浮接，且v
w1
为高压(hv)；
11.对选取记忆晶胞进行抹除时，满足v
subp
为接地(0)，v
b1
为高压(hv)，v
s1
为浮接，且v
w1
为浮接；
12.写入时对未选取记忆晶胞进行操作时，满足v
subp
为接地(0)，v
b1
为高压(hv)，v
s2
为0～中压(mv)，且v
w2
为0～中压(mv)；或者，满足v
subp
为接地(0)，v
b2
为浮接，v
s2
为0～中压(mv)，且v
w2
为0～中压(mv)；或者，满足v
subp
为接地(0)，v
b2
为浮接，v
s1
为浮接，且v
w1
为高压(hv)。
13.抹除时对未选取记忆晶胞进行操作时，满足v
subp
为接地(0)，v
b1
为高压(hv)，v
s2
为0～中压(mv)，且v
w2
为0～中压(mv)；或者，满足v
subp
为接地(0)，v
b2
为浮接，v
s2
为0～中压(mv)，且v
w2
为0～中压(mv)；或者，满足v
subp
为接地(0)，v
b2
为浮接，v
s1
为浮接，且v
w1
为浮接。
14.当记忆晶胞具p型场效晶体管时，于选取记忆晶胞连接的n型井区或n型基板施加基底电压v
subn
，并满足下列条件：
15.对选取记忆晶胞进行写入时，满足v
subn
为高压(hv)，v
b1
为接地(0)，v
s1
为浮接，且v
w1
为接地(0)。
16.对选取记忆晶胞进行抹除时，满足v
subn
为高压(hv)，v
b1
为接地(0)，v
s1
为浮接，且v
w1
为浮接。
17.写入时对未选取记忆晶胞进行操作时，满足v
subn
为高压(hv)，v
b1
为接地(0)，v
s2
为高压(hv)～中压(mv)，且v
w2
为高压(hv)～中压(mv)；或者，满足v
subn
为高压(hv)，v
b2
为浮接，v
s2
为高压(hv)～中压(mv)，且v
w2
为高压(hv)～中压(mv)；或者，满足v
subn
为高压(hv)，v
b2
为浮接，v
s1
为浮接，且v
w1
为接地(0)。
18.抹除时对未选取记忆晶胞进行操作时，满足v
subn
为高压(hv)，v
b1
为接地(0)，v
s2
为高压(hv)～中压(mv)，且v
w2
为高压(hv)～中压(mv)；或者，满足v
subn
为高压(hv)，v
b2
为浮接，v
s2
为高压(hv)～中压(mv)，且v
w2
为高压(hv)～中压(mv)；或者，满足v
subn
为高压(hv)，v
b2
为
浮接，v
s1
为浮接，且v
w1
为浮接。
19.底下藉由具体实施例配合所附的图式详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。
附图说明
20.图1为现有技术的一位记忆晶胞电路示意图。
21.图2为现有技术的一位记忆晶胞的结构剖视图。
22.图3为本发明的实施例的电路示意图。
23.图4为本发明的实施例的电路布局示意图。
24.图5为本发明的实施例的子内存阵列的电路示意图。
25.图6为本发明的n型场效晶体管与电容的结构剖视图。
26.图7为本发明的p型场效晶体管与电容的结构剖视图。
27.附图标记说明：10-记忆晶体管；12-选择晶体管；13-电容结构；14-位线；16-位线；18-第一组位线；20-字线；22-第一字线；24-第二字线；26-共源线；28-第一共源线；30-子内存阵列；32-第一记忆晶胞；34-第二记忆晶胞；36-场效晶体管；38-电容；40-场效晶体管；42-电容；44-汲极接点；46-n型场效晶体管；47-p型场效晶体管；48-p型半导体基板-；49-n型半导体基板；50-漂浮闸极；52-氧化层；54-控制闸极；56-电容。
具体实施方式
28.以下请同时参阅图3及图4，以介绍本发明的实施例所提出的低电流电子抹除式可复写只读存储器阵列。此低电流电子抹除式可复写只读存储器阵列包含多条平行的位线14，其区分为多组位线16，此些组位线16包含一第一组位线18，此第一组位线18包含两条位线14。另有与位线14互相垂直的多条平行的字线20，其包含一第一、第二字线22、24。与字线20互相平行的有多条平行的共源线26，其包含一第一共源线28。上述位线14、字线20与共源线26会连接多个子内存阵列30，即2x1位记忆晶胞。每一子内存阵列30连接一组位线16、两条字线20与一共源线26。由于每一子内存阵列30与位线16、二字线20、共源线26的连接关极为相近，以下就相同处陈述。
29.请参阅图4与图5，每一子内存阵列30包含一第一、第二记忆晶胞32、34，第一记忆晶胞32连接第一组位线18的位线14、第一共源线28与第一字线22，第二记忆晶胞34连接第一组位线18的另一位线14、第一共源线28与第二字线24，第一、第二记忆晶胞32、34互相对称配置，并分别位于第一共源线28的相异两侧。此外，在相邻两个子内存阵列30中，两个第二记忆晶胞34彼此相邻且连接同一位线14，以共享同一接点，换言的，即两个第二记忆晶胞34的场效晶体管40彼此相邻且连接同一位线14，以共享同一汲极接点44，如此便可缩小整体布局面积。
30.第一记忆晶胞32更包含一场效晶体管36与一电容38，场效晶体管36具有一漂浮闸极，且场效晶体管36的汲极连接第一组位线18的位线14，源极连接第一共源线28，电容38的一端连接场效晶体管36的漂浮闸极，另一端连接第一字线22，以接收第一字线22的偏压，场效晶体管36接收第一组位线18的位线14与第一共源线28的偏压，以对场效晶体管36的漂浮闸极进行写入数据或将场效晶体管36的漂浮闸极的数据进行抹除。
31.第二记忆晶胞34更包含一场效晶体管40与一电容42，场效晶体管40具有一漂浮闸极，且场效晶体管40的汲极连接第一组位线18的位线14，源极连接第一共源线28，电容42的一端连接场效晶体管40的漂浮闸极，另一端连接第二字线24，以接收第二字线24的偏压，场效晶体管40接收第一组位线18的位线14与第一共源线28的偏压，以对场效晶体管40的漂浮闸极进行写入数据或将场效晶体管40的漂浮闸极的数据进行抹除。另外，在相邻两个子内存阵列30中，两个第二记忆晶胞34的场效晶体管40彼此相邻且连接同一位线14，以共享同一汲极接点44，进而缩小电路布局面积。
32.请再参阅图3，上述场效晶体管36、40可皆为位于p型基板或p型井区中的n型场效晶体管，亦或位于n型基板或n型井区中的p型场效晶体管，而本发明的操作方式因应n型或p型场效晶体管而有不同，以下先说明场效晶体管36、40为n型场效晶体管的操作方式。为了清楚说明此操作方式，需对每一个记忆晶胞的名称作明确的定义。
33.上述第一、第二记忆晶胞32、34皆作为一操作记忆晶胞，且可选取此些操作记忆晶胞其中之一作为选取记忆晶胞，以进行操作。与选取记忆晶胞连接同一位线14，且未与选取记忆晶胞连接同一共源线26的操作记忆晶胞，作为多个同位记忆晶胞；与选取记忆晶胞连接同一字线20的操作记忆晶胞，作为多个同字记忆晶胞；另其余操作记忆晶胞则作为多个未选取记忆晶胞。
34.本实施例的操作方式如下，利用下面的操作方式，可使其他未选取的记忆晶胞不受影响，以操作特定单一记忆晶胞。
35.于选取记忆晶胞连接的p型基板或p型井区施加基底电压v
subp
，并于此选取记忆晶胞连接的位线14、字线20、共源线26分别施加第一位电压v
b1
、第一字电压v
w1
、第一共源电压v
s1
，于每一同位记忆晶胞连接的字线20、共源线26分别施加第二字电压v
w2
、第二共源电压v
s2
，于每一同字记忆晶胞连接的位线14、共源线26分别施加第二位电压v
b2
、第一共源电压v
s1
(每一同字记忆晶胞其共源线也共享)，于每一未选取记忆晶胞连接的位线14、字线20、共源线26分别施加第二位电压v
b2
、第二字电压v
w2
、第二共源电压v
s2
，并满足下列条件：
36.对选取记忆晶胞进行写入时，满足v
subp
为接地(0)，v
b1
为高压(hv)，v
s1
为浮接，且v
w1
为高压(hv)；
37.对选取记忆晶胞进行抹除时，满足v
subp
为接地(0)，v
b1
为高压(hv)，v
s1
为浮接，且v
w1
为浮接；
38.写入时对未选取记忆晶胞进行操作时，满足v
subp
为接地(0)，v
b1
为高压(hv)，v
s2
为0～中压(mv)，且v
w2
为0～中压(mv)；或者，满足v
subp
为接地(0)，v
b2
为浮接，v
s2
为0～中压(mv)，且v
w2
为0～中压(mv)；或者，满足v
subp
为接地(0)，v
b2
为浮接，v
s1
为浮接，且v
w1
为高压(hv)。
39.抹除时对未选取记忆晶胞进行操作时，满足v
subp
为接地(0)，v
b1
为高压(hv)，v
s2
为0～中压(mv)，且v
w2
为0～中压(mv)；或者，满足v
subp
为接地(0)，v
b2
为浮接，v
s2
为0～中压(mv)，且v
w2
为0～中压(mv)；或者，满足v
subp
为接地(0)，v
b2
为浮接，v
s1
为浮接，且v
w1
为浮接。
40.当场效晶体管36、40为p型场效晶体管时，根据上述记忆晶胞与电压的定义，更于n型井区或n型基板施加基底电压v
subn
，并满足下列条件：
41.对选取记忆晶胞进行写入时，满足v
subn
为高压(hv)，v
b1
为接地(0)，v
s1
为浮接，且v
w1
为接地(0)。
42.对选取记忆晶胞进行抹除时，满足v
subn
为高压(hv)，v
b1
为接地(0)，v
s1
为浮接，且v
w1
为浮接。
43.写入时对未选取记忆晶胞进行操作时，满足v
subn
为高压(hv)，v
b1
为接地(0)，v
s2
为高压(hv)～中压(mv)，且v
w2
为高压(hv)～中压(mv)；或者，满足v
subn
为高压(hv)，v
b2
为浮接，v
s2
为高压(hv)～中压(mv)，且v
w2
为高压(hv)～中压(mv)；或者，满足v
subn
为高压(hv)，v
b2
为浮接，v
s1
为浮接，且v
w1
为接地(0)。
44.抹除时对未选取记忆晶胞进行操作时，满足v
subn
为高压(hv)，v
b1
为接地(0)，v
s2
为高压(hv)～中压(mv)，且v
w2
为高压(hv)～中压(mv)；或者，满足v
subn
为高压(hv)，v
b2
为浮接，v
s2
为高压(hv)～中压(mv)，且v
w2
为高压(hv)～中压(mv)；或者，满足v
subn
为高压(hv)，v
b2
为浮接，v
s1
为浮接，且v
w1
为浮接。由于同一子记忆晶胞阵列30中两记忆晶胞32、34分别连接两位线14；因此，同一子记忆晶胞阵列30中的第一字线22与第二字线24可连接于同一偏压也不影响字节写入(byte write)、抹除(byte erase)的功能，即可用同一接线接出，可以减少译码区域的面积。
45.以下介绍场效晶体管36、40及电容38、42的结构剖视图，并以n型场效晶体管为例。请参阅图6，n型场效晶体管46设于一作为半导体基板的p型半导体基板48中，并具有一漂浮闸极50，该漂浮闸极50上依序设有一氧化层52与一控制闸极54，控制闸极54与氧化层52、漂浮闸极50形成电容56，且漂浮闸极50与控制闸极54的材质皆为多晶硅。当半导体基板为n型时，则可在基板中设一p型井区，再让n型场效晶体管46设于p型井区中。此种记忆晶胞的结构设计，即闪存(flash)架构，可大幅降低非挥发内存阵列的面积及其成本。
46.同样地，当场效晶体管36、40及电容38、42的结构剖视图以p型场效晶体管为例时，如图7所示，p型场效晶体管47设于一作为半导体基板的n型半导体基板49中，并具有一漂浮闸极50，该漂浮闸极50上依序设有一氧化层52与一控制闸极54，控制闸极54与氧化层52、漂浮闸极50形成电容56，且漂浮闸极50与控制闸极54的材质皆为多晶硅。当半导体基板为p型时，则可在基板中设一n型井区，再让p型场效晶体管47设于n型井区中。
47.综上所述，根据本发明所提供的低电流电子抹除式可复写只读存储器阵列的快速写入及快速抹除方法，对于此种具有面积较小与成本较低的闪存(flash)架构，其不仅可用以实现低电流、低电压且低成本的发明意旨，同时更可针对字节的操作执行快速且有效的写入及抹除方法，使得字节写入(byte program)与抹除(byte erase)的作业相较于现有技艺更为简单、快速、且达到优化的发明功效。
48.以上所述是藉由实施例说明本发明的特点，其目的在于使本领域技术人员能了解本发明的内容并据以实施，而非限定本发明的专利范围，故，凡其他未脱离本发明所揭示的精神所完成的等效修饰或修改，仍应包含在本案的保护范围内。