相关申请的交叉引用
本申请根据要求2019年12月11日在韩国知识产权局提交的第10-2019-0164400号韩国专利申请的优先权，其公开内容通过引用整体结合于本文。
本文描述的本发明构思的实施例涉及一种补偿电路，并且更具体地，涉及一种用于补偿时钟信号的补偿电路和包括该补偿电路的存储器设备。
背景技术：
半导体存储器设备可分类为易失性存储器设备或非易失性存储器设备。易失性存储器设备是指当电力断开时丢失存储在其中的数据的存储器设备。作为易失性存储器设备，动态随机存取存储器(dram)正被用在各种设备中，诸如移动系统、服务器和图形设备。
存储器设备可以与从存储器设备的外部施加的时钟同步操作。存储器设备可以包括延迟锁定环(delaylockedloop，dll)。dll可以延迟从外部施加的时钟，并且可以生成在存储器设备中使用的内部时钟。基于内部时钟，存储器设备可以控制存储器设备中的组件，或者可以向存储器控制器发送数据。
存储器设备的时钟生成电路可以基于具有由用户或存储器控制器设置的周期的内部时钟来生成时钟脉冲信号。然而，在由于工艺、电压和温度(pvt)变化而没有从时钟生成电路输出时钟脉冲信号的情况下，存储器设备可能无法向存储器控制器发送数据，或者数据传输可能被延迟。
技术实现要素：
本发明构思的实施例提供了用于补偿内部时钟信号的补偿电路。
根据示例性实施例，一种时钟补偿电路可以包括第一开关电路、第一脉冲调节电路、第二开关电路和第二脉冲调节电路。第一开关电路可以基于第一时钟信号确定是否将第一节点电连接到第二节点；第一脉冲调节电路连接到第一输出节点，并且当第二节点与第一节点电断开时，可以基于第一输出节点的电压电平输出第一调节电流，并且可以响应于第一时钟信号来阻断第一调节电流。第二开关电路可以基于不同于第一时钟信号的第二时钟信号来确定是否将第三节点电连接到第四节点。当第四节点与第三节点电断开时，第二脉冲调节电路可以基于第二输出节点的电压电平输出第二调节电流，并且可以响应于第二时钟信号来阻断第二调节电流。第一脉冲调节电路和第二脉冲调节电路可以反馈第一输出节点的电压和第二输出节点的电压并且可以调节第二节点的电压电平和第四节点的电压电平。
根据示例性实施例，一种存储器设备可以包括延迟锁定环(dll)、时钟补偿电路和数据输入/输出(i/o)电路。dll可以输出第一时钟信号和不同于第一时钟信号的第二时钟信号。时钟补偿电路连接到输出节点，并且可以基于第一时钟信号和第二时钟信号调节输出节点的电压电平，以及可以基于输出节点的电压电平生成内部时钟信号。数据i/o电路可以基于内部时钟信号将数据输出到存储器设备的外部。时钟补偿电路可以包括第一脉冲调节电路和第二脉冲调节电路。第一脉冲调节电路连接到第一输出节点，并且可以基于第一时钟信号和第一输出节点的电压电平来确定是否输出第一调节电流。第二脉冲调节电路连接到第二输出节点并且可以基于第二时钟信号和第二输出节点的电压电平来确定是否输出第二调节电流。
根据示例性实施例，时钟补偿电路可以包括第一开关电路、第一脉冲调节电路、第二开关电路和第二脉冲调节电路。第一开关电路可以基于第一时钟信号确定是否将第一节点电连接到第二节点。第一脉冲调节电路可以基于第一时钟信号的电压电平和第二节点的电压电平输出第一调节电流，以调节第一输出节点的电压电平，以及当第一节点与第二节点电断开时，可以反馈第一输出节点的电压，以调节第二节点的电压电平。第二开关电路可以基于不同于第一时钟信号的第二时钟信号来确定是否将第三节点电连接到第四节点。第二脉冲调节电路可以基于第二时钟信号的电压电平和第四节点的电压电平输出第二调节电流，以调节第二输出节点的电压电平，以及当第三节点与第四节点电断开时，可以反馈第二输出节点的电压，以调节第四节点的电压电平。
附图说明
通过参考附图详细描述本发明构思的示例性实施例，本发明构思的以上和其它目的和特征将变得明显。
图1是根据本发明构思的实施例的半导体设备的框图。
图2是用于描述根据示例实施例的图1的补偿电路的框图。
图3是示出根据示例实施例的图2的补偿电路的实施例的框图。
图4是用于描述根据示例实施例的图3的补偿电路的操作的定时图。
图5是用于描述根据示例实施例的图3的补偿电路的操作的流程图。
图6是用于描述根据示例实施例的图3的补偿电路的操作的流程图。
图7是用于描述根据示例实施例的在特定时间段中的图3的补偿电路的操作的框图。
图8是用于描述根据示例实施例的在特定时间段中的图3的补偿电路的操作的框图。
图9是用于描述根据示例实施例的在特定时间段中的图3的补偿电路的操作的框图。
图10是用于描述根据示例实施例的在特定时间段中的图3的补偿电路的操作的框图。
图11是用于描述根据示例实施例的在特定时间段中的图3的补偿电路的操作的框图。
图12是示出根据示例实施例的图1的补偿电路的实施例的框图。
图13是示出根据示例实施例的图12的补偿电路的实施例的框图。
图14是用于描述根据示例实施例的图13的补偿电路的操作的定时图。
图15是用于描述根据示例实施例的图13的补偿电路的操作的流程图。
具体实施方式
下面，本发明构思的实施例可以被详细和清楚地描述到本领域普通技术人员容易实现本发明构思的程度。
图1是根据本发明构思的实施例的半导体设备的框图。参考图1，半导体设备10000可以包括存储器设备1000和存储器控制器2000。半导体设备10000可以是存储器系统。
存储器设备1000可以从存储器控制器2000接收时钟信号ck、复位信号reset、命令cmd、地址add、数据选通信号dqs和数据信号dq。存储器设备1000可以与时钟信号ck同步操作。在实施例中，存储器设备1000可以是动态随机存取存储器(dram)。然而，本发明构思可以不限于此。例如，存储器设备1000可以包括易失性存储器(诸如，静态ram(sram)或同步dram(sdram))，或非易失性存储器(诸如，只读存储器(rom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)、快闪存储器、相变ram(pram)、磁ram(mram)、电阻ram(rram)或铁电ram(fram))。
图1所示的存储器系统的示例可以包括基于快闪存储器的数据存储介质，诸如存储器卡、usb存储器和ssd(固态驱动器)，但是不限于这些示例。
在一些示例中，存储器控制器2000可以连接到主机(未示出)和存储器设备1000。存储器控制器2000可以被配置为响应于来自主机的请求来访问存储器设备1000。存储器控制器2000可以被配置为在存储器设备1000和主机之间提供接口。
在半导体设备10000的电力接通之后，存储器控制器2000可以向存储器设备1000发送复位信号reset。存储器设备1000可以接收复位信号reset以执行复位操作。存储器设备1000可以取决于复位操作来执行初始化操作。替选地，存储器设备1000可以与复位信号reset一起接收单独的初始化命令来执行初始化操作。
存储器设备1000可以执行对应于命令cmd的操作。在实施例中，命令cmd可以包括激活命令act、读取命令rd和写入命令wr。存储器设备1000可以基于地址add执行读取操作和写入操作。
存储器设备1000可以输出数据选通信号dqs和数据信号dq。存储器设备1000可以基于时钟信号ck和命令cmd输出数据选通信号dqs和数据信号dq。例如，在接收到读取命令的情况下，存储器设备1000可以延迟时钟信号ck，并且可以生成数据选通信号dqs。存储器设备1000可以将包括读取数据的数据信号dq与数据选通信号dqs一起发送到存储器控制器2000。
存储器设备1000可以包括延迟锁定环(dll)1100、补偿电路100和数据输出电路1200。延迟锁定环1100可以延迟时钟信号ck以输出内部时钟信号。补偿电路100可以基于从延迟锁定环1100输出的内部时钟信号来生成数据选通信号dqs。数据输出电路1200可以将数据信号dq与数据选通信号dqs一起输出。数据输出电路1200可以包括用于驱动每个信号的输出的驱动器(未示出)。
延迟锁定环1100可以通过将时钟信号ck延迟多达确定的延迟量来输出内部时钟信号。内部时钟信号的相位可以取决于确定的延迟量被锁定。
补偿电路100可以通过使用内部时钟信号输出数据选通信号dqs。数据选通信号dqs可以是每个周期具有脉冲的脉冲信号，该周期由用户或存储器控制器设置。补偿电路100可以取决于内部时钟信号的电压电平来生成数据选通信号dqs的脉冲。然而，在内部时钟信号由于pvt变化而关于预定时间提前或延迟的情况下，数据选通信号dqs的占空比可能改变，或者可能发生脉冲失败(pulsefail)。在说明书中，“脉冲失败”是指由于pvt变化，脉冲信号在要切换到高电平时未能达到高电平并保持在低电平，或者脉冲信号在要切换到低电平时未能达到低电平并保持在高电平。
本发明构思的补偿电路100可以补偿数据选通信号dqs，并且可以提供对pvt变化不敏感的存储器设备1000。在下面的描述中，“补偿信号”意味着信号的电压电平取决于设置的周期被调节到目标电平。例如，通过使用补偿电路100，本发明构思可以防止由于pvt变化导致的数据选通信号dqs的占空比急剧变化或脉冲失败发生。
此外，数据输出电路1200可以没有延迟地向存储器控制器2000输出数据信号dq。因此，可以改进存储器设备1000的输入/输出数据的可靠性。
图2是用于描述根据示例实施例的图1的补偿电路的框图。
延迟锁定环1100可以输出多个内部时钟信号in1和in2。内部时钟信号in1和in2可以是具有相同相位的信号，但是本发明构思不限于此。例如，内部时钟信号in1和in2是具有不同相位的信号。此外，诸如反相器的延迟电路可以存在于延迟锁定环1100和补偿电路100之间，并且可以调节内部时钟信号in1和in2之间的相位差。
补偿电路100可以通过使用从延迟锁定环1100接收的内部时钟信号in1和in2来生成数据选通信号dqs。例如，补偿电路100可以通过使用内部时钟信号in1和in2来调节节点p0的电压电平，并且可以基于节点p0的电压电平来生成数据选通信号dqs。例如，补偿电路100可以通过调节节点p0的电压电平来补偿数据选通信号dqs。
补偿电路100可以包括第一延迟电路110、第一开关电路120、第一脉冲调节电路130、固定(fixing)电路140、第二延迟电路150、第二开关电路160和第二脉冲调节电路170。在节点p0的电压电平增加的时段中，补偿电路100可以通过使用第一开关电路120和第一脉冲调节电路130来补偿节点p0的电压。此外，在节点p0的电压电平降低的时段中，补偿电路100可以通过使用第二延迟电路150、第二开关电路160和第二脉冲调节电路170来补偿节点p0的电压。
第一延迟电路110可以包括一个或多个反相器。在下面的描述中，假设第一延迟电路110包括两个反相器，但是本发明构思不限于此。第一延迟电路110可以接收内部时钟信号in1。第一延迟电路110可以延迟接收的内部时钟信号in1。第一延迟电路110可以将延迟的内部时钟信号in1输出到节点n1。
第一开关电路120可以接收内部时钟信号in1和反相内部时钟信号/in1。第一开关电路120可以基于如此接收的内部时钟信号in1和反相内部时钟信号/in1来确定是否将节点n1与节点n2电连接。当节点n2电连接到节点n1时，延迟的内部时钟信号in1可以通过第一开关电路120从节点n1传递到节点n2。在这种情况下，节点n2的电压电平可以等于节点n1的电压电平。当节点n2与节点n1电断开时，延迟的内部时钟信号in1可能不会被传递到节点n2。在这种情况下，节点n2的电压电平可能与节点n1的电压电平无关。
第一脉冲调节电路130可以基于内部时钟信号in1和节点n2的电压电平，从电力(vdd)供应端子向节点p0输出第一调节电流。补偿电路100的组件110至170可以被提供有来自电源端子的驱动电压。电压vdd的电平可以高于电压vss的电平。在下文中，电压vdd对应于电源端子，并且电压vss对应于接地端子。
第一脉冲调节电路130可以以这样的方式操作，该方式使得节点n2的电压电平取决于节点p0的电压电平而变化。例如，第一脉冲调节电路130可以是接收节点p0的电压并调节节点p0的电压电平的反馈电路。第一脉冲调节电路130可以输出第一调节电流，直到节点p0的电压电平达到第一目标电平，并且可以在节点p0的电压电平达到第一目标电平时停止输出第一调节电流。在输出第一调节电流时，第一目标电平可以高于节点p0的电压电平。
固定电路140可以包括锁存电路。在本说明书中，固定电路140被示为反相器环，其中两个反相器交叉耦合，但是本发明构思不限于此。在本说明书中，“反相器环”意味着其中两个反相器中的一个反相器的输入端子和输出端子分别连接到另一个反相器的输出端子和输入端子的电路。在没有从节点p0输出的或向节点p0输入的电流时，固定电路140可以均匀地维持节点p1的电压电平。下面，为了描述方便，假设在仅通过使用电线进行连接的部分中没有出现电压降。因此，假设节点p1的电压电平等于节点p0的电压电平。
第二延迟电路150可以包括一个或多个反相器。在下面的描述中，假设第二延迟电路150包括两个反相器，但是本发明构思不限于此。第二延迟电路150可以接收内部时钟信号in2。第二延迟电路150可以延迟接收的内部时钟信号in2。第二延迟电路150可以将延迟的内部时钟信号in2输出到节点n5。
第二开关电路160可以接收内部时钟信号in2和反相内部时钟信号/in2。第二开关电路160可以基于如此接收的内部时钟信号in2和反相内部时钟信号/in2来确定是否将节点n5与节点n6电连接。当节点n6电连接到节点n5时，延迟的内部时钟信号可以通过第二开关电路160从节点n5传递到节点n6。在这种情况下，节点n6的电压电平可以等于节点n5的电压电平。当节点n6与节点n5电断开时，延迟的内部时钟信号in2可能不会被传递到节点n6。在这种情况下，取决于第二脉冲调节电路170的操作，节点n6的电压电平可能与节点n5的电压电平无关。
第二脉冲调节电路170可以基于内部时钟信号in2和节点n6的电压电平，从节点p0向接地端子输出第二调节电流。第二脉冲调节电路170可以以这样的方式操作，该方式使得节点n6的电压电平取决于节点p0的电压电平而变化。例如，第二脉冲调节电路170可以是接收节点p0的电压并调节节点p0的电压电平的反馈电路。第二脉冲调节电路170可以输出第二调节电流，直到节点p0的电压电平达到第二目标电平，并且可以在节点p0的电压电平达到第二目标电平时停止输出第二调节电流。第二目标电平可以低于第一目标电平。此外，在输出第二调节电流时，第二目标电平可以低于节点p0的电压电平。
例如，第一开关电路120可以在节点p0的电压增加的时段中将节点n2与节点n1电断开。因此，在节点p0的电压增加的时段中，节点n2的电压电平可以与节点n1的电压电平无关，并且可以取决于节点p0的电压电平而变化。第一脉冲调节电路130可以输出第一调节电流，直到节点n2的电压电平指示节点p0的电压电平达到第一目标电平。当节点n2的电压电平指示节点p0的电压电平达到第一目标电平时，第一脉冲调节电路130可以不输出第一调节电流。
第二开关电路160可以在节点p0的电压降低的时段中将节点n6与节点n5电断开。因此，在节点p0的电压降低的时段中，节点n6的电压电平可以与节点n5的电压电平无关，并且可以取决于节点p0的电压电平而变化。第二脉冲调节电路170可以输出第二调节电流，直到节点n6的电压电平指示节点p0的电压电平达到第二目标电平。当节点n6的电压电平指示节点p0的电压电平达到第二目标电平时，第二脉冲调节电路170可以不输出第二调节电流。
例如，补偿电路100可以反馈节点p0的电压，以调节节点p0的电压电平，从而防止数据选通信号dqs的占空比急剧变化或者防止脉冲失败发生。
图3是示出根据示例实施例的图2的补偿电路的实施例的框图。图4是用于描述根据示例实施例的图3的补偿电路的操作的定时图。将一起描述图3和图4。将参考图7至图11更全面地描述图4中所示的补偿电路在时间段‘t0’至‘t1’、‘t1’至‘t2’、‘t2’至‘t3’、‘t3’至‘t4’和‘t4’至‘t5’中的每一个中的操作。在下面的描述中，假设参考图2描述的第一目标电平和第二目标电平分别是第一电平lv1和第二电平lv2。
延迟锁定环1100可以输出内部时钟信号in1和in2。内部时钟信号in1和in2可以是具有相同相位的信号。
第一延迟电路110可以包括两个反相器。第一延迟电路110可以延迟内部时钟信号in1。然而，为了描述方便，假设第一延迟电路110的延迟不存在。
第一开关电路120可以是由不同晶体管组成的门电路。晶体管中的一个可以是p沟道金属氧化物半导体(pmos)晶体管，而其另一个可以是n沟道金属氧化物半导体(nmos)晶体管。pmos晶体管的第一端子可以连接到节点n1，并且pmos晶体管的第二端子可以连接到节点n2。反相内部时钟信号/in1可以被施加到pmos晶体管的栅极端子。基于反相内部时钟信号/in1，pmos晶体管可以确定是否从节点n1向节点n2输出电流。nmos晶体管的第一端子可以连接到节点n1，并且nmos晶体管的第二端子可以连接到节点n2。内部时钟信号in1可以被施加到nmos晶体管的栅极端子。基于内部时钟信号in1，nmos晶体管可以确定是否从节点n1向节点n2输出电流。
在内部时钟信号in1的电压电平是第二电平lv2的情况下，pmos晶体管和nmos晶体管可以分别接收第一电平lv1的反相内部时钟信号/in1和第二电平lv2的内部时钟信号in1。第一电平的信号意味着该信号的电压电平是第一电平lv1。此外，第二电平的信号意味着该信号的电压电平是第二电平lv2。
第一电平lv1的信号可以对应于具有逻辑值为“0”的数字信号。第二电平lv2的信号可以对应于具有逻辑值为“1”的数字信号。在本说明书中，为了描述方便，假设第一电平lv1和第二电平lv2分别等于电压vss的电平和电压vdd的电平。
在下面的描述中，假设当第一电平lv1的信号被施加到pmos晶体管的栅极端子时，pmos晶体管从第一端子输出电流到第二端子，并且当第二电平lv2的信号被施加到pmos晶体管的栅极端子时，pmos晶体管不从第一端子输出电流到第二端子。此外，假设当第二电平lv2的信号被施加到nmos晶体管的栅极端子时，nmos晶体管从第一端子输出电流到第二端子，并且当第一电平lv1的信号被施加到nmos晶体管的栅极端子时，nmos晶体管不输出电流。
如时间段‘t0’至‘t1’所示，当接收到第二电平lv2的内部时钟信号in1和第一电平lv1的反相内部时钟信号/in1时，第一开关电路120可以从节点n1向节点n2输出电流。如时间段‘t1’至‘t2’所示，当接收到第一电平lv1的内部时钟信号in1和第二电平lv2的反相内部时钟信号/in1时，第一开关电路120可以不从节点n1向节点n2输出电流。
在下面的描述中，节点n1电连接到节点n2意味着电流从节点n1输出到节点n2。此外，节点n1与节点n2电断开意味着电流不从节点n1输出到节点n2。
当节点n1电连接到节点n2时，节点n2的电压电平可以等于节点n1的电压电平。在节点n2与节点n1电断开的情况下，节点n2的电压电平可以通过图2的第一脉冲调节电路130的操作来确定。
第一脉冲调节电路130可以包括晶体管131、133、134和135以及锁存电路132。
锁存电路132可以反转输入到节点n2的信号的相位。锁存电路132可以将节点n2的信号的反转相位的信号输出到节点n3。例如，锁存电路132可以是反相器环。例如，锁存电路132可以以这样的方式操作，该方式使得当节点n2的电压电平是第一电平lv1时，节点n3的电压电平是第二电平lv2。此外，锁存电路132可以以这样的方式操作，该方式使得当节点n2的电压电平是第二电平lv2时，节点n3的电压电平是第一电平lv1。
晶体管131可以是pmos晶体管。晶体管131的第一端子可以连接到vdd供应端子，并且晶体管131的第二端子可以连接到晶体管133的第一端子。此外，内部时钟信号in1可以被施加到晶体管131的栅极端子。晶体管131可以基于内部时钟信号in1来确定是否将第一调节电流从vdd供应端子输出到晶体管133。然而，本发明构思可以不限于此。例如，晶体管131可以是nmos晶体管。在这种情况下，反相内部时钟信号/in1可以被施加到晶体管131的栅极端子。在本说明书中，nmos晶体管可以用pmos晶体管替换，并且pmos晶体管可以用nmos晶体管替换。然而，在这种情况下，输入到被替换的晶体管的栅极端子的信号可以是与输入到原始晶体管的栅极端子的信号相位相反的信号。此外，本发明构思的晶体管可以被开关替换，该开关响应于控制信号是输入到晶体管的栅极端子的信号而操作。
当接收到第一电平lv1的内部时钟信号in1时，晶体管131可以从vdd供应端子向晶体管133输出第一调节电流。当接收到第二电平lv2的内部时钟信号in1时，晶体管131可以不将第一调节电流从vdd供应端子输出到晶体管133。
晶体管133可以是pmos晶体管。晶体管133的第一端子可以连接到晶体管131的第二端子，并且其第二端子可以连接到节点p0。此外，信号a0可以被施加到晶体管133的栅极端子。信号a0可以是从节点n3输出到晶体管133的电压信号。信号a0的电压电平可以等于节点n3的电压电平。晶体管133可以基于信号a0确定是否输出从晶体管131传递到节点p0的第一调节电流。
当接收到第一电平lv1的信号a0时，晶体管133可以向节点p0输出第一调节电流。当接收到第二电平lv2的信号a0时，晶体管133可以不向节点p0输出第一调节电流。
例如，如时间段‘t1’至‘t2’所示，当第一电平lv1的内部时钟信号in1和第一电平lv1的信号a0分别施加到晶体管131和133时，晶体管131和133可以从vdd供应端子向节点p0输出第一调节电流。当第一调节电流被输出到节点p0时，节点p0的电压电平可以增加。
晶体管134可以是nmos晶体管。晶体管134的第一端子连接到节点n2，并且其第二端子连接到晶体管135的第一端子。信号as0可以被施加到晶体管134的栅极端子。信号as0可以从节点p0输出到晶体管134。信号as0的电压电平可以等于节点p0的电压电平。晶体管134可以基于信号as0确定是否从节点n2向晶体管135输出第三调节电流。
当接收到第一电平lv1的信号as0时，晶体管134可以不将第三调节电流从节点n2输出到晶体管135。当接收到第二电平lv2的信号as0时，晶体管134可以从节点n2向晶体管135输出第三调节电流。
晶体管135可以是nmos晶体管。晶体管135的第一端子连接到晶体管134的第二端子，并且其第二端子连接到接地端子。反相内部时钟信号/in1可以被施加到晶体管135的栅极端子。晶体管135可以基于反相内部时钟信号/in1来确定是否输出从晶体管134传递到接地端子的第三调节电流。
当接收到第一电平lv1的反相内部时钟信号/in1时，晶体管135可以不向接地端子输出第三调节电流。当接收到第二电平lv2的反相内部时钟信号/in1时，晶体管135可以向接地端子输出第三调节电流。
如时间段‘t2’至‘t3’所示，当第二电平lv2的信号as0和第二电平lv2的反相内部时钟信号/in1分别施加到晶体管134和135时，晶体管134和135可以从节点n2向接地端子输出第三调节电流。当第三调节电流从节点n2输出到接地端子时，节点n2的电压电平可以变得低于第二电平lv2，并且节点n3的电压电平可以变得高于第一电平lv1。因此，晶体管133可以不向节点p0输出第一调节电流。
例如，晶体管131和133可以输出第一调节电流，直到节点p0的电压电平增加到第二电平lv2，并且可以在节点p0的电压电平达到第二电平lv2时停止输出第一调节电流。
第二延迟电路150可以包括两个反相器。第二延迟电路150可以延迟内部时钟信号in2。然而，为了描述方便，假设第二延迟电路150的延迟不存在。
第二开关电路160可以是由不同晶体管组成的门电路。晶体管中的一个可以是pmos晶体管，而其另一个可以是nmos晶体管。第二开关电路160可以提供与第一开关电路120基本相同的操作。因此，将省略额外的描述以避免冗余。
如时间段‘t0’至‘t1’所示，当接收到第二电平lv2的内部时钟信号in2和第一电平lv1的反相内部时钟信号/in2时，第二开关电路160不可以从节点n5向节点n6输出电流。如时间段‘t1’至‘t2’所示，当接收到第一电平lv1的内部时钟信号in2和第二电平lv2的反相内部时钟信号/in2时，第二开关电路160可以从节点n5向节点n6输出电流。
当节点n5电连接到节点n6时，节点n6的电压电平可以等于节点n5的电压电平。然而，当节点n5与节点n6电断开时，节点n6的电压电平可以不等于节点n5的电压电平。在这种情况下，节点n6的电压电平可以通过图2的第二脉冲调节电路170的操作来确定。
第二脉冲调节电路170可以包括晶体管171、173、174和175以及锁存电路172。
锁存电路172可以反转输入到节点n6的信号的相位。锁存电路172可以提供与锁存电路132基本相同的操作。
晶体管171可以是nmos晶体管。晶体管171的第一端子可以连接到节点p0，并且其第二端子可以连接到晶体管173的第一端子。此外，信号b0可以被施加到晶体管171的栅极端子。信号b0可以是从节点n7输出到晶体管171的栅极端子的信号。信号b0的电压电平可以等于节点n7的电压电平。晶体管171可以基于信号b0确定是否从节点p0向晶体管173输出第二调节电流。
当接收到第一电平lv1的信号b0时，晶体管171可以不从节点p0向晶体管173输出第二调节电流。当接收到第二电平lv2的信号b0时，晶体管171可以从节点p0向晶体管173输出第二调节电流。
晶体管173可以是nmos晶体管。晶体管173的第一端子可以连接到晶体管171的第二端子，并且其第二端子可以连接到接地端子。此外，内部时钟信号in2可以被施加到晶体管173的栅极端子。晶体管173可以基于内部时钟信号in2来确定是否输出从晶体管171传递到接地端子的第二调节电流。
当接收到第一电平lv1的内部时钟信号in2时，晶体管173可以不向接地端子输出第二调节电流。当接收到第二电平lv2的内部时钟信号in2时，晶体管173可以向接地端子输出第二调节电流。
例如，如时间段‘t4’至‘t5’所示，当第二电平lv2的信号b0和第二电平lv2的内部时钟信号in2分别施加到晶体管171和173时，晶体管171和173可以从节点p0向接地端子输出第二调节电流。当第二调节电流从节点p0输出到接地端子时，节点p0的电压电平会降低。
晶体管174可以是pmos晶体管。晶体管174的第一端子可以连接到vdd供应端子，并且其第二端子可以连接到晶体管175的第一端子。反相内部时钟信号/in2可以被施加到晶体管174的栅极端子。晶体管174可以基于反相内部时钟信号/in2来确定是否将第四调节电流从vdd供应端子输出到晶体管175。
当接收到第一电平lv1的反相内部时钟信号/in2时，晶体管174可以从vdd供应端子向晶体管175输出第四调节电流。当接收到第二电平lv2的反相内部时钟信号/in2时，晶体管174不可以从vdd供应端子向晶体管175输出第四调节电流。
晶体管175可以是pmos晶体管。晶体管175的第一端子可以连接到晶体管174的第二端子，并且其第二端子可以连接到节点n6。信号as0可以被施加到晶体管175的栅极端子。信号as0可以从节点p0输出到晶体管175。晶体管175可以基于信号as0确定是否输出从晶体管174传递到节点n6的第四调节电流。
当接收到第一电平lv1的信号as0时，晶体管175可以向节点n6输出第四调节电流。当接收到第二电平lv2的信号as0时，晶体管175可以不向节点n6输出第四调节电流。
如时间段‘t4’至t5’所示，当第一电平lv1的反相内部时钟信号/in2和第一电平lv1的信号as0分别施加到晶体管174和175时，晶体管174和175可以从vdd供应端子向节点n6输出第四调节电流。当第四调节电流从vdd供应端子输出到节点n6时，节点n6的电压电平可以变得高于第一电平lv1，并且节点n7的电压电平可以变得低于第二电平lv2。
例如，晶体管171和173可以输出第二调节电流，直到节点p0的电压电平降低到第一电平lv1，并且可以在节点p0的电压电平达到第一电平lv1时停止输出第二调节电流。
图5是用于描述根据示例实施例的图3的补偿电路的操作的流程图。
将参考图5描述图3的补偿电路100在图4的时间段‘t1’至‘t2’中的操作。
在操作s110中，补偿电路100可以接收第一电平lv1的内部时钟信号in1。
在操作s120中，当接收到第一电平lv1的内部时钟信号in1时，第一开关电路120可以将节点n1与节点n2电断开。在这种情况下，节点n2的电压电平可以维持在时间‘t1’之前确定的电压电平。节点n3的电压电平可以通过锁存电路132维持在第一电平lv1。
在操作s130中，晶体管131和133可以分别接收第一电平lv1的内部时钟信号in1和第一电平lv1的信号a0。基于内部时钟信号in1和信号a0，晶体管131和133可以从vdd供应端子向节点p0输出第一调节电流。
在操作s140中，取决于节点p0的电压电平是否达到第二电平lv2，晶体管134可以确定是否从节点n2向晶体管135输出第三调节电流。
当节点p0的电压电平没有达到第二电平lv2时，可以再次执行操作s130。此外，晶体管134可以不从节点n2向晶体管135输出第三调节电流。
当节点p0的电压电平达到第二电平lv2时，可以执行操作s150。在操作s150中，晶体管134可以从节点n2向晶体管135输出第三调节电流。晶体管135也可以输出如此传递到接地端子的第三调节电流。因此，节点n2的电压电平可以降低。
在操作s160中，当节点n2的电压电平低于第二电平lv2时，晶体管133可以停止向节点p0输出第一调节电流。
图6是用于描述根据示例实施例的图3的补偿电路的操作的流程图。
将参考图6描述图3的补偿电路100在图4的时间段‘t3’至‘t4’中的操作。
在操作s210中，补偿电路100可以接收第二电平lv2的内部时钟信号in2。
在操作s220中，当接收到第二电平lv2的内部时钟信号in2时，第二开关电路160可以将节点n5与节点n6电断开。在这种情况下，节点n6的电压电平可以维持在时间‘t3’之前确定的电压电平。锁存电路172可以将节点n7的电压电平维持在第二电平lv2。
在操作s230中，晶体管171和173可以分别接收第二电平lv2的内部时钟信号in2和第二电平lv2的信号b0。基于内部时钟信号in2和信号b0，晶体管171和173可以从接地端子向节点p0输出第三调节电流。
在操作s240中，取决于节点p0的电压电平是否达到第一电平lv1，晶体管175可以确定是否将第四调节电流从晶体管174输出到节点n6。
当节点p0的电压电平没有达到第一电平lv1时，可以再次执行操作s230。此外，晶体管175可以不将第四调节电流从晶体管174输出到节点n6。
当节点p0的电压电平达到第一电平lv1时，可以执行操作s250。在操作s250中，晶体管174可以从vdd供应端子向晶体管175输出第四调节电流。晶体管175可以输出如此传递到节点n6的第四调节电流。因此，节点n6的电压电平可以增加。
在操作s260中，当节点n6的电压电平高于第一电平lv1时，晶体管171可以停止从节点p0输出第二调节电流。
图7是用于描述根据示例实施例的在特定时间段中的图3的补偿电路的操作的框图。将参考图7描述图3的补偿电路100在图4的时间段‘t0’至‘t1’中的操作。在下面的附图中，表达式“in1＝1”意味着内部时钟信号in1的电压电平是第二电平lv2。此外，表达式“in1＝0”意味着内部时钟信号in1的电压电平是第一电平lv1。上述表达式也适用于其余信号。
由于施加了第二电平lv2的内部时钟信号in1，所以第一开关电路120可以电连接节点n1和节点n2。因此，节点n2的电压电平可以等于第二电平lv2。由于节点n2的电压电平是第二电平lv2，所以节点n3的电压电平可以是第一电平lv1。
当施加第二电平lv2的内部时钟信号in1时，晶体管131可以不将第一调节电流从vdd供应端子输出到晶体管133。因此，不管信号a0的电压电平如何，第一调节电流都不会输出到节点p0。
假设节点p0的电压是第一电平lv1，晶体管134可以不从节点n2向晶体管135输出第三调节电流。因此，可以不从节点n2向接地端子输出第三调节电流，而不管反相内部时钟信号/in1的电压电平如何。
由于施加了第一电平lv1的内部时钟信号in2，所以第二开关电路160可以电连接节点n5和节点n6。因此，节点n6的电压电平可以等于第一电平lv1。由于节点n6的电压电平是第一电平lv1，所以节点n7的电压电平可以是第二电平lv2。
当施加第一电平lv1的内部时钟信号in2时，晶体管173可以不向接地端子输出第二调节电流。因此，可以不从节点p0向接地端子输出第二调节电流，而不管信号b0的电压电平如何。
当施加第二电平lv2的反相内部时钟信号/in2时，晶体管174不能从vdd供应端子向晶体管175输出第四调节电流。因此，可以不从vdd供应端子向节点n6输出第四调节电流，而不管信号as0的电压电平如何。
由于不输出第一调节电流和第三调节电流，所以节点p0的电压电平可以维持在第一电平lv1。
图8是用于描述根据示例实施例的在特定时间段中的图3的补偿电路的操作的框图。将参考图8描述图3的补偿电路100在图4的时间段‘t1’至‘t2’中的操作。
由于施加了第一电平lv1的内部时钟信号in1，所以第一开关电路120可以将节点n1与节点n2电断开。因此，节点n2的电压电平可以维持在第二电平lv2，而不管节点n1的电压电平如何。由于节点n2的电压电平是第二电平lv2，所以节点n3的电压电平可以是第一电平lv1。
当施加第一电平lv1的内部时钟信号in1时，晶体管131可以从vdd供应端子向晶体管133输出第一调节电流。此外，由于节点n3的电压电平是第一电平lv1，所以晶体管133也可以输出如此传递到节点p0的第一调节电流。
由于节点p0的电压没有达到第二电平lv2，所以晶体管134可以不将第三调节电流从节点n2输出到晶体管135。因此，可以不从节点n2向接地端子输出第三调节电流，而不管反相内部时钟信号/in1如何。
由于内部时钟信号in2的电压电平等于时间段‘t0’至‘t1’中的电压电平，所以组件150、160和171至175的操作可以与参考图7描述的那些操作相同。因此，可以不输出第二调节电流和第四调节电流。
由于仅输出第一调节电流而不输出第二调节电流，所以节点p0的电压电平可以从第一电平lv1增加到第二电平lv2。
图9是用于描述根据示例实施例的在特定时间段中的图3的补偿电路的操作的框图。将参考图9描述图3的补偿电路100在图4的时间段‘t2’至‘t3’中的操作。
由于内部时钟信号in1的电压电平等于时间段‘t1’至‘t2’中的电压电平，所以组件110和120的操作可以与参考图8描述的那些操作相同。因此，节点n2的电压电平可能与节点n1的电压电平无关。
由于节点p0的电压达到第二电平lv2，所以晶体管134可以将第三调节电流从节点n2输出到晶体管135。此外，由于施加了第二电平lv2的反相内部时钟信号/in1，所以晶体管135可以输出如此传递到接地端子的第三调节电流。因此，节点n2的电压电平可以从第二电平lv2降低到第一电平lv1。随着节点n2的电压改变，节点n3的电压电平可以从第一电平lv1增加到第二电平lv2。
随着节点n3的电压电平增加到第二电平lv2，通过晶体管133输出到节点p0的第一调节电流的量可以减少。一旦节点n3的电压电平变为第二电平lv2，晶体管133可以停止向节点p0输出第一调节电流。
由于内部时钟信号in2的电压电平等于时间段‘t0’至‘t1’中的电压电平，所以组件150、160和171至174的操作可以与参考图7描述的那些操作相同。晶体管175可以基于第二电平lv2的节点p0被断开。因此，可以不输出第二调节电流和第四调节电流。
例如，由于从节点n3的电压电平变为第二电平lv2的时间起不输出第一调节电流和第二调节电流，所以节点p0的电压电平可以通过固定电路140维持在第二电平lv2。
图10是用于描述根据示例实施例的在特定时间段中的图3的补偿电路的操作的框图。将参考图10描述图3的补偿电路100在图4的时间段‘t3’至‘t4’中的操作。
由于内部时钟信号in1的电压电平等于时间段‘t2’至‘t3’中的电压电平，所以组件110、120和131至135的操作可以与参考图9描述的那些操作相同。因此，可以不输出第一调节电流，而仅输出第三调节电流。
由于施加了第二电平lv2的内部时钟信号in2，所以第二开关电路160可以将节点n5与节点n6电断开。因此，节点n6的电压电平可以维持在第一电平lv1，而不管节点n5的电压电平如何。由于节点n6的电压电平是第一电平lv1，所以节点n7的电压电平可以是第二电平lv2。
由于节点n7的电压电平是第二电平lv2，所以晶体管171可以将第二调节电流从节点p0输出到晶体管173。此外，由于施加了第二电平lv2的内部时钟信号in2，所以晶体管173可以输出从晶体管171传递到接地端子的第三调节电流。
由于节点p0的电压没有达到第一电平lv1，所以晶体管175可以不向节点n6输出第四调节电流。因此，可以不从vdd供应端子向节点n6输出第四调节电流，而不管内部时钟信号in2的电压电平如何。
由于仅输出第二调节电流而不输出第一调节电流，所以节点p0的电压可以从第二电平lv2降低到第一电平lv1。
图11是用于描述根据示例实施例的在特定时间段中的图3的补偿电路的操作的框图。将参考图11描述图3的补偿电路100在图4的时间段‘t4’至‘t5’中的操作。
由于内部时钟信号in1的电压电平等于时间段‘t0’至‘t1’中的电压电平，所以组件110、120和131至135的操作可以与参考图7描述的那些操作相同。因此，可以不输出第一调节电流和第三调节电流。
由于内部时钟信号in2的电压电平等于时间段‘t3’至‘t4’中的电压电平，所以组件150和160的操作可以与参考图10描述的那些操作相同。因此，节点n6的电压电平可能与节点n5的电压电平无关。
当施加第一电平lv1的反相内部时钟信号/in2时，晶体管174可以从vdd供应端子向晶体管175输出第四调节电流。此外，由于节点p0的电压电平是第一电平lv1，所以晶体管175可以输出从晶体管174传递到节点n6的第四调节电流。因此，节点n6的电压电平可以从第一电平lv1增加到第二电平lv2。随着节点n6的电压改变，节点n7的电压电平可以从第二电平lv2降低到第一电平lv1。
随着节点n7的电压电平降低到第一电平lv1，从节点p0通过晶体管171输出的第二调节电流的量可以减少。一旦节点n7的电压电平变为第一电平lv1，晶体管171就可以停止从节点p0输出第二调节电流。
例如，由于从节点n7的电压电平变为第一电平lv1的时间起不输出第一调节电流和第二调节电流，所以节点p0的电压电平可以通过固定电路140维持在第一电平lv1。
图12是示出根据示例实施例的图1的补偿电路的实施例的框图。
补偿电路100a对应于图1的补偿电路100的实施例。组件210、220、250和260可以提供与图2的组件110、120、150和160基本相同的操作，因此，将省略额外的描述以避免冗余。将参考图12给出的描述将集中在组件230和270上。
第一脉冲调节电路230可以基于内部时钟信号im1和节点m4的电压电平，从vdd供应端子向节点m2输出第五调节电流。节点m2的电压电平可以取决于输出到节点m2的第五调节电流而变化。
第一脉冲调节电路230可以以这样的方式操作，该方式使得节点m4的电压电平取决于内部时钟信号im1和节点m2的电压电平而变化。例如，第一脉冲调节电路230可以是接收节点m4的电压电平并调节节点m4的电压电平的反馈电路。
第一脉冲调节电路230可以输出第五调节电流，直到节点m4的电压电平达到第二目标电平，并且可以在节点m4的电压电平达到第二目标电平时停止输出第五调节电流。在输出第五调节电流时，第二目标电平可以高于节点m4的电压电平。如参考图3和图4所描述的，第二目标电平可以是第二电平lv2。
第二脉冲调节电路270可以基于内部时钟信号im2和节点m9的电压电平，从vdd供应端子向节点m7输出第六调节电流。节点m7的电压电平可以取决于输出到节点m7的第六调节电流而变化。
第二脉冲调节电路270可以以这样的方式操作，该方式使得节点m9的电压电平取决于内部时钟信号im2和节点m7的电压电平而变化。例如，第二脉冲调节电路270可以是接收节点m9的电压电平并调节节点m9的电压电平的反馈电路。
第二脉冲调节电路270可以输出第六调节电流，直到节点m9的电压电平达到第二目标电平，并且可以在节点m9的电压电平达到第二目标电平时停止输出第六调节电流。在输出第六调节电流时，第一目标电平可以低于节点m9的电压电平。如参考图3和图4所描述的，第一目标电平可以是第一电平lv1。
固定电路240可以是置位/复位(sr)锁存电路。然而，本发明构思不限于此。例如，固定电路240可以是基于节点m4和m9的电压电平来控制节点q0和q1的电压电平的电路。固定电路240可以基于节点m4和m9的电压电平来调节节点q0和q1的电压电平。此外，补偿电路100a可以基于节点q0和q1的电压电平来生成数据选通信号dqs。
补偿电路100a可以反馈节点m4的电压以调节节点m4的电压电平，并且可以反馈节点m9的电压以调节节点m9的电压电平。例如，当调节节点m4和m9的电压电平时，补偿电路100a可以更不敏感地对pvt变化做出反应。因此，在反馈节点m4和m9的电压时，补偿电路100a可以防止在数据选通信号dqs处发生脉冲失败。
图13是示出根据示例实施例的图12的补偿电路的实施例的框图。
组件210、220、250和260可以提供与图3的组件110、120、150和160基本相同的操作，因此，将省略额外的描述以避免冗余。将参考图12给出的描述将集中在组件231至234和271至274上。
延迟锁定环1100可以输出内部时钟信号im1和im2。内部时钟信号im1和im2之间可能存在相位差。
第一延迟电路210可以延迟内部时钟信号im1。然而，为了描述方便，假设第一延迟电路210的延迟不存在。
第一开关电路220可以是由不同晶体管组成的门电路。晶体管中的一个可以是pmos晶体管，而其另一个可以是nmos晶体管。pmos晶体管可以基于施加到其栅极端子的内部时钟信号im1来确定是否将电流从节点m1输出到节点m2。nmos晶体管可以基于施加到其栅极端子的反相内部时钟信号/im1来确定是否将电流从节点m1输出到节点m2。
当节点m1电连接到节点m2时，节点m2的电压电平可以等于节点m1的电压电平。然而，当节点m1与节点m2电断开时，节点m2的电压电平可以不等于节点m1的电压电平。在这种情况下，节点m2的电压电平可以通过图12的第一脉冲调节电路230的操作来确定。
第一脉冲调节电路230可以包括晶体管231和232、锁存电路233和逻辑门234。
锁存电路233可以以这样的方式操作，该方式使得当节点m2的电压电平是第一电平lv1时，节点m3的电压电平是第二电平lv2。此外，锁存电路233可以以这样的方式操作，该方式使得当节点m2的电压电平是第二电平lv2时，节点m3的电压电平是第一电平lv1。
晶体管231可以是pmos晶体管。晶体管231的第一端子可以连接到vdd供应端子，并且其第二端子可以连接到晶体管232的第一端子。反相内部时钟信号/im1可以被施加到晶体管231的栅极端子。晶体管231可以基于反相内部时钟信号/im1来确定是否将第五调节电流从vdd供应端子输出到晶体管232。
晶体管232可以是pmos晶体管。晶体管232的第一端子可以连接到晶体管231的第二端子，并且其第二端子可以连接到节点m2。此外，信号as1可以被施加到晶体管232的栅极端子。信号as1可以是从节点m4输出到晶体管232的电压信号。信号as1的电压电平可以等于节点m4的电压电平。晶体管232可以基于信号as1确定是否输出从晶体管231传递到节点m2的第五调节电流。
逻辑门234可以对节点m3的电压电平和内部时钟信号im1的电压电平执行逻辑运算，并且可以调节节点m4的电压电平。在下面的描述中，假设逻辑门234是nand门，但是本发明构思不限于此。例如，逻辑门234可以是nor门。当节点m3的电压电平和内部时钟信号im1的电压电平都是第二电平lv2时，逻辑门234可以将节点m4的电压电平调节到第一电平lv1。当节点m3的电压电平和内部时钟信号im1的电压电平中的至少一个是第一电平lv1时，逻辑门234可以将节点m4的电压电平调节到第二电平lv2。
例如，晶体管231和232可以基于节点m4的电压电平和反相内部时钟信号/im1的电压电平来确定是否输出第五调节电流。当第五调节电流通过晶体管231和232输出到节点m2时，节点m2的电压电平可以改变。随着节点m2的电压电平改变，节点m4的电压电平也可以改变。
组件250、260和271至274可以提供与组件210、220和231至234基本相同的操作，因此，将省略额外的描述以避免冗余。
图14是用于描述根据示例实施例的图13的补偿电路的操作的定时图。
在时间段‘t0’至‘t1’中，可以接收第一电平lv1的内部时钟信号im1和第二电平lv2的内部时钟信号im2。
由于施加了第一电平lv1的内部时钟信号im1，所以第一开关电路220可以电连接节点m1和节点m2。因此，节点m2的电压电平和节点m3的电压电平可以分别是第一电平lv1和第二电平lv2。
由于内部时钟信号im1的电压电平是第一电平lv1，而与节点m3的电压电平无关，所以逻辑门234可以输出具有第二电平lv2的节点m4的电压电平。由于节点m4的电压电平是第二电平lv2，所以晶体管232可以不向节点m2输出第五调节电流。
由于内部时钟信号im2的电压电平等于第二电平lv2，所以第二开关电路260可以将节点m6与节点m7电断开。因此，节点m7的电压电平、节点m8的电压电平和节点m9的电压电平可以分别维持在先前的电压电平。
由于节点m4的电压电平和节点m9的电压电平两者是第二电平lv2，所以当输出具有第二电平lv2的节点q1的电压电平时，固定电路240可以输出具有第一电平lv1的节点q0的电压电平。替选地，当输出具有第一电平lv1的节点q1的电压电平时，固定电路240可以输出具有第二电平lv2的节点q0的电压电平。
在时间段‘t1’至‘t2’中，可以接收第二电平lv2的内部时钟信号im1和第一电平lv1的内部时钟信号im2。
由于第二电平lv2的内部时钟信号im1被施加到第一开关电路220，所以第一开关电路220可以将节点m1与节点m2电断开。因此，节点m2的电压电平可以通过从晶体管232输出的第五调节电流来改变。
在节点m1与节点m2电断开时，由于节点m3的电压电平是第二电平lv2，并且内部时钟信号im1的电压电平是第二电平lv2，所以逻辑门234可以将节点m4的电压电平调节到第一电平lv1。
由于节点m4的电压电平和反相内部时钟信号/im1的电压电平是第一电平lv1，所以晶体管231和232可以向节点m2输出第五调节电流。因此，节点m2的电压电平可以增加到第二电平lv2。随着节点m2的电压增加，节点m3的电压电平可以降低到第一电平lv1。
由于节点m2的电压电平达到第二电平lv2，所以逻辑门234可以将节点m4的电压电平调节到第二电平lv2。
由于第一电平lv1的内部时钟信号im2在时间段‘t1’至‘t2’中被施加，所以组件250、260和271至274可以与参考时间段‘t0’至‘t1’所描述的组件210、220和231至234相同地操作。因此，节点m9的电压电平可以维持在第二电平lv2。
由于节点m4的电压电平是第一电平lv1，并且节点m9的电压电平是第二电平lv2，所以固定电路240可以输出具有第二电平lv2的节点q0的电压电平。
在时间段‘t2’至‘t3’中，可以接收第二电平lv2的内部时钟信号im1和第一电平lv1的内部时钟信号im2。
由于第二电平lv2的内部时钟信号im1在时间段‘t2’至‘t3’中被连续施加，所以组件210、220和231至234可以在时间‘t2’维持操作。因此，节点m4的电压电平可以维持在第二电平lv2。
由于第一电平lv1的内部时钟信号im2在时间段‘t1’至‘t2’中被连续施加，所以组件250、260和271至274可以如参考时间段‘t1’至‘t2’所描述的那样操作。因此，节点m9的电压电平可以维持在第二电平lv2。
由于节点m4的电压电平是第二电平lv2，并且节点m9的电压电平是第二电平lv2，所以固定电路240可以输出具有第二电平lv2的节点q0的电压电平。
在时间段‘t3’至‘t4’中，可以接收第二电平lv2的内部时钟信号im1和第一电平lv1的内部时钟信号im2。
由于第二电平lv2的内部时钟信号im1在时间段‘t3’至‘t4’中被连续施加，所以组件210、220和231至234可以在时间‘t2’维持操作。因此，节点m4的电压电平可以维持在第二电平lv2。
由于第一电平lv1的内部时钟信号im2在时间段‘t3’至‘t4’中被接收，所以组件250、260和271至274可以在时间‘t2’维持操作。因此，节点m9的电压电平可以维持在第二电平lv2。
由于节点m4的电压电平是第二电平lv2，并且节点m9的电压电平是第二电平lv2，所以固定电路240可以输出具有第二电平lv2的节点q0的电压电平。
在时间段‘t4’至‘t5’中，可以接收第一电平lv1的内部时钟信号im1和第二电平lv2的内部时钟信号im2。
由于第一电平lv1的内部时钟信号im1在时间段‘t4’至‘t5’中被施加，所以组件210、220和231至234可以与在时间段‘t0’至‘t1’中的操作相同地操作。因此，节点m4的电压电平可以维持在第二电平lv2。
由于第二电平lv2的内部时钟信号im2在时间段‘t3’至‘t4’中被接收，所以组件250、260和271至274可以与组件210、220和231至234在时间段‘t1’至‘t2’中的操作相同地操作。因此，节点m9的电压电平可以是第一电平lv1。
由于节点m4的电压电平是第二电平lv2，并且节点m9的电压电平是第一电平lv1，所以固定电路240可以输出具有第一电平lv1的节点q0的电压电平。
例如，补偿电路100a可以基于如上所描述的反馈的节点m4和m9的电压电平来调节节点m4和m9的电压电平。
图15是用于描述根据示例实施例的图13的补偿电路的操作的流程图。
将参考图15描述图13的补偿电路100a在图14的时间段‘t1’至‘t2’中的操作。将参考图15主要描述组件220和231至235的操作。将参考图15描述的操作可以对应于组件220和231至235在时间段‘t3’至‘t4’中的操作。
在操作s310中，补偿电路100a可以接收第二电平lv2的内部时钟信号im1。
在操作s320中，当接收到第二电平lv2的内部时钟信号im1时，第一开关电路220可以将节点m1与节点m2电断开。在这种情况下，节点m2的电压电平可能与节点m1的电压电平无关。
由于节点m4的电压电平是第一电平lv1，所以在操作s330中，晶体管232可以向节点m2输出第五调节电流。
在操作s340中，取决于节点m4的电压电平是否为第二电平lv2，晶体管232可以确定是否向节点m2输出第五调节电流。
当节点m4的电压电平没有达到第二电平lv2时，可以再次执行操作s330。
当节点m4的电压电平达到第二电平lv2时，可以执行操作s350。在操作s350中，晶体管232可以停止向节点m2输出第五调节电流。
根据本发明构思的实施例的补偿电路可以防止数据选通信号dqs的占空比由于pvt变化而急剧变化或发生脉冲失败。因此，本发明构思的存储器设备可以没有延迟地将数据信号dq输出到存储器控制器。例如，可以维持存储器设备的输入/输出数据的可靠性。
虽然已经参考本发明构思的示例性实施例描述了本发明构思，但是对于本领域的普通技术人员来说将明显的是，可以在不脱离如所附权利要求中阐述的本发明构思的精神和范围的情况下对其进行各种改变和修改。
本文用于企业家、创业者技术爱好者查询，结果仅供参考。
