非易失性存储器设备的位线电压产生电路和对应的方法与流程

相关申请的交叉引用

本申请要求于2020年1月28日提交的意大利美国临时申请号102020000001630的优先权，其申请内容通过引用并入本文。

本解决方案涉及用于非易失性存储器设备的位线电压产生电路，特别是相变类型的位线电压产生电路，并且涉及对应的方法。

背景技术：

众所周知，相变类型的非易失性存储器(pcm相变存储器或epcm嵌入式相变存储器)设想在存储器单元中的信息存储，通过利用具有在电阻率差值很大的相之间切换的特性的相变材料，在以由字线(wl)形成的行和由位线(bl)形成的列布置的存储器阵列中组织。特别地，这些材料能够在具有高电阻率的非晶相与具有低电阻率的晶相或多晶相之间切换。因此，在相变存储器单元中，可以将存储到相应相(无论是非晶态还是晶态)的数据的不同值与对应的相变存储元件的对应的电阻率相关联。

例如，可以使用周期表的第六族元素(诸如碲(te)、硒(se)或锑(sb))，被称为硫系化合物或硫系材料；由锗(ge)、锑(sb)和碲(te)组成的合金，被认为是目前在这种存储器元件中被广泛使用的gst(具有化学成分ge2sb2te5)，作为相变存储器的元素。

技术实现要素：

存储器元件中的相位切换可以通过局部地提高相变材料区的温度来获得，例如通过流过被设置为与相变材料区接触的电阻电极(通常称为加热器)的电编程电流。该电流通过焦耳效应产生相变所需的温度变化。

特别地，当相变材料处于具有高电阻率的非晶态(所谓的reset状态)时，需要施加具有持续时间和振幅的第一电流脉冲(所谓的set脉冲)，诸如以使材料能够缓慢冷却的。经过这种处理后，相变材料改变其状态并且从高电阻率状态切换到低电阻率晶态(所谓的set状态)。相反，当相变材料处于set状态时，需要施加大振幅和短持续时间的第二电流脉冲(reset脉冲)，以使材料返回高电阻率非晶态。

被存储在存储器单元中的数据的读取(或验证)可以通过向相变材料的存储器元件施加足够低的偏置电压来执行，该偏置电压不足以使其引起相当大的发热，然后读取在存储器单元中流动的电流的值。假设电流与相变材料的电导率成比例，则可以确定材料所处的相位，从而确定被存储在存储器单元中的数据。

特别地，已知差分类型的读取架构，其中存储相反状态的两个存储器单元与要被读取的字(以已知方式由适当数目的位组成)的每一位相关联。例如，如果与位相关联的第一存储器单元(所谓的直接存储器单元)和第二存储器单元(所谓的互补或参考存储器单元)分别处于set状态和reset状态，则位的值为“1”；并且如果第一存储器单元和第二存储器单元分别处于reset状态和set状态，则位的值为“0”。只要数据以冗余方式存储，则差分类型的读取架构在可靠性方面提供优点，并且此外只要仅通过比较在与相同位相关联的单元中流动的相应的电流来执行读取，则不需要产生参考电流，。

在这方面，图1示出了(pcm类型的)存储器阵列1的一部分，以及特别是对应的(直接)存储器单元2和对应的参考单元2’(示意性地示出)。

存储器单元2包括由相变材料(例如gst)构成的相变元件2a，以及选择器元件2b(例如mosfet或(如图1中所示的)双极结晶体管(bjt))，选择器元件2b被电连接到与相变元件2a(这里未示出)相关联的加热器，以便由icell指定的电流(以下称为“单元电流”)能够选择性流动。

每个存储器单元2、2’借助相应的列解码单元5被耦合到针对存储操作(例如，读取(或验证)操作)而被选择的相应的位线bl、bl’(所谓的局部位线)。

特别地，列解码单元5包括一定数目的选择器晶体管6(例如pmos晶体管)，选择器晶体管6在相应的局部位线bl、bl’与相应的感应主位线mbls、mbls’之间串联(或级联)连接，并在对应的控制端子上接收相应的选择信号。在图1中通过示例的方式表示的是两个选择器晶体管6a、6b，它们接收第一选择信号y0和第二选择信号yn：第一选择晶体管6a被连接在局部位线bl、bl’与相应的主位线mbl、mbl’之间；并且第二选择器晶体管6b被连接在主位线mbl、mbl’与相应的感应主位线mbls、mbls’之间。

与存储器单元2、2’相关联的感应主位线mbls、mbls’此外被耦合到感应放大器(sa)级9，如图示意性所示，被配置为在所存储的数据的读取(或验证)结束时比较对应的单元电流icell、icell’。

在感应放大器级9中，偏置晶体管7(特别是nmos晶体管)，被连接在上述感应主位线mbls、mbls’与输入块9a之间。与感应主位线mbls、mbls’相关联的输入块9a依次被耦合到差分放大块9b，被配置为实现上述比较以读取所存储的数据。

特别地，偏置晶体管7在相对的控制端子上接收适当的偏置电压(所谓的共源共栅电压vcasc)，以便针对相应的位线(感应主位线mbls、mbls’、主位线mbl、mbl’以及局部位线bl、bl’)上的电压施加最大允许值，因此防止在读取所存储的数据期间可能出现的任何应力和损坏。此外，上述偏置晶体管7在相应的感应主位线mbls、mbls’与感应放大器级9的输入块9a之间实现适当的电容解耦。

以已知的方式，要求在读取(或验证)操作期间施加到位线的上述共源共栅电压vcasc的值使得在整个读取(或验证)操作期间保持存储器单元2处于导通状态。无论上述存储器单元2的状态(set或reset)和对应的电流如何，偏置电压必须确保足够的安全裕度。共源共栅电压vcasc保证被读取的单元在最佳操作窗口中工作，其中满足读取速度与所存储的数据的辨别能力之间的权衡。

电压产生单元8被配置为产生在读取(或验证)操作期间要施加的共源共栅电压vcasc的上述适当的值。

在已知的解决方案中，如图2中示意性所示，上述电压产生单元8具有电压调节器架构，以便产生适当值的、具有仅取决于配置电流iconf的值的共源共栅电压vcasc。

电压产生单元8包括运算放大器10，运算放大器10具有接收(例如，由带隙电压产生器产生的)预设值的电压参考vr的非反相端子和提供上述共源共栅电压vcasc的输出端子。

电压产生单元8还包括nmos晶体管11，nmos晶体管11具有与上述偏置晶体管7对应的特性，其控制端子被连接到接收上述共源共栅电压vcasc的运算放大器10的输出端子，并且被耦合在接收电源电压vdd的电源线与存在反馈电压vfb的内部节点12之间。

内部节点12被耦合到运算放大器10的反相端子，使得由于运算放大器10的单位反馈增益，反馈电压vfb等于参考电压vr。此外，电流产生器13被耦合在相同的内部节点12与参考端子(例如，接地端子gnd)之间。

电流产生器13产生上述配置电流iconf，其值可以适当地设置，以便表示与set状态相关联的电流(在存储器单元2中循环)和与reset状态相关联的电流之间的分布(换言之，配置电流iconf的值介于set电流分布的下尾值(lower-tailvalue)与reset电流分布的上尾值(upper-tailvalue)之间)。

以这种方式，电压产生单元8操作以便确保在所选择的位线bl上存在用于执行读取(或验证)操作的所需的电压值(基本上与上述电压参考vr对应)。

然而，本申请人已经意识到，如上述图1中所示，在与存储器单元2相关联的选择器元件2b由bjt构成的情况下，上述电压产生单元8具有一些限制。

如上述图1中所示，在这种情况下相变元件2a被耦合在相应的选择器元件2b的bjt的发射极端子(在该示例中是pnp类型)与相应的局部位线bl之间。此外，选择器元件2b的基极端子被电耦合到相应的字线wl。

特别地，存储器阵列的同一行的存储器单元2的选择器元件2b的基极端子被耦合到同一字线wl，并且同一列的存储器单元2的相变元件2a被耦合到同一局部位线bl。选择器元件2b的bjt的集电极元件在参考电压处(例如接地参考电压gnd)设置。

与mosfet技术相比，使用本发明具体引用的bjt类型的选择器元件2b提供了一些优点，诸如存储器单元2占用的总面积减小，并且所产生的存储器设备的集成密度更高。

然而，本申请人已经意识到，与使用mosfet相比，使用bjt类型的选择器元件需要适当考虑相应的bjt的基极电流的其他特征，它们沿着字线wl流动(为存储操作选择)，并且可能因此导致沿着同一字线wl的不需要的电压降。事实上，由于bjt的低增益因数(所谓的β因数)，这些基极电流相当高(例如，发射极电流的70％，即，单元电流icell的70％)。

图3在这方面以示意性的方式示出了沿着与字线wl相关联的金属化线分布的电阻(用rwl表示)，该电阻具有不可忽略的值，并且由于上述基极电流(这里用ib表示)，在同一字线wl上甚至会产生显著的电压降。

图3此外示出了被耦合到字线wl的驱动器级15的一部分，特别是下拉部分，在由nmos下拉晶体管示意性表示的示例中，当同一字线wl被选择用于读取或验证操作时，被配置为将字线wl耦合到参考端子(例如，接地端子gnd)(当没有选择时，同一字线wl反而借助于驱动器级15的所谓的上拉部分(这里未示出)以适当值而正电压偏置)。

以未示出的方式，上述下拉部分通常可以由以级联模式连接的一定数目的nmos下拉晶体管(例如，四个)构成，每个nmos下拉晶体管接收相应的地址信号，并且共同被配置为实现相应的地址信号的nand逻辑组合，用于选择相应的字线wl。

上述基极电流ib因此确定了驱动级15上(特别是在上述nmos下拉晶体管(或多个晶体管)上)的不可忽略的电压降。

此外，在同一图3中，选择器元件2a的bjt的基极与发射极端子之间的电压降由vbe指定；该电压降表示为了获得位线电压的所需的值而要考虑的另一元素。

同样地，需要考虑由于沿着位线bl循环的电流而产生的在存储器单元2的同一相变元件2a上的电压降。

基本上，本申请人已经认识到，因为已知类型(例如图2中描述的类型)的电压产生单元没有考虑到与bjt类型的选择器元件2b的特殊性质相关联的上述因素，因此它们不能实现位线的正确偏置，因此可能导致性能下降(例如，在执行速度方面)，或者甚至导致在读取或验证操作中的错误。

本发明的目标是提供用于非易失性存储器设备(特别是相变类型)的位线电压的产生的解决方案，这将使现有技术的缺点得以克服。

根据本发明，提供了一种位线电压产生电路和对应的方法，如所附权利要求中所定义。

附图说明

为了更好地理解本发明，现在仅通过非限制性示例，参考附图描述本发明的优选实施例，其中：

图1是在差分读取操作期间已知类型的非易失性存储器设备的一部分的示意图；

图2示出了图1的存储器设备中的电压产生单元的电路图；

图3是图1的存储设备中的存储器单元以及相关联的字线和位线的示意图；

图4是根据本解决方案的一个方面的存储器设备的示意性框图；

图5示出了根据本解决方案的图4的设备中的位线电压产生电路的电路图；以及

图6是包含图4的存储器设备的电子系统的简化框图。

具体实施方式

图4是非易失性存储器设备(特别是相变类型)的示意性描绘，由20整体指定，包括存储器阵列21，其存储器单元(这里未示出)被耦合到相应的字线wl(按行排列)和相应的位线(按列排列)；特别地，位线以与先前参考图1所示的基本类似的方式被划分为主位线和局部位线。

如图示意性所示，存储器设备20包括行解码器24和列解码器25，分别被配置为，在每次针对存储器操作(特别是读取和验证操作)而被选择时，基于输入地址add适当地寻址和偏置字线wl和局部位线bl。

如先前参考图1所讨论的(参考图1)，列解码器25包括(对于每个局部位线bl)一定数目的选择晶体管6(本文未示出)(例如pmos晶体管)，在相应的(局部)位线bl与相应的感应主位线mbls之间级联，并在对应的控制端子上接收相应的选择信号(y0，yn)。

存储设备20还包括感应放大器(sa)级，这里由29指定，通过列解码器25选择性地被耦合到与存储器单元2相关联的感应主位线mbls，并且被配置为比较相应的单元电流icell以便使得能够对所存储的数据进行差分读取(或验证)。

以这里未示出的方式(但先前相对于图1描述)，感应放大器级29包括偏置晶体管7(特别是nmos晶体管)，偏置晶体管7被连接在每个感应主位线mbls与同一感应放大器级29的输入块9a之间。

电压产生电路30可操作地被耦合到感应放大器级29，并且被配置为产生共源共栅电压vcasc的适当值(特别是，对于上述偏置晶体管7的控制端子；再次参见前面的讨论和上述图1)，以便获得针对在位线上存在的电压的所需的值，该位线针对读取(或验证)操作而被选择。

如下文将详细描述的，根据本解决方案的方面，电压产生电路30被配置为产生上述共源共栅电压vcasc，考虑到与存储器单元2的bjt类型的选择器元件2b的性质相关联的因素，因此使位线能够正确偏置，并且防止存储器操作(特别是读取(或验证)操作)中的错误。

详细地说，现在参考图5，电压产生电路30包括参考产生级32，配置为产生具有适当值的参考电压vref(如将要详细描述的，是与bjt类型的选择器元件2b的性质相关联的上述因数的函数)，从电压参考vr开始，电压参考vr由(例如带隙类型(这里未示出)的)电压产生器产生，因此无论电源电压和温度的变化并且无论工艺扩散，具有稳定且精确的值。

电压产生电路30提供有输出级34，包括运算放大器40，运算放大器40具有从参考产生级32接收上述参考电压vref的非反相端子、被连接到第一内部节点41的反相端子，在该反相端子上存在反馈电压vfb、以及提供共源共栅电压vcasc的输出端子，该共源共栅电压vcasc要被发送到存储器设备20的感应放大器级29，特别是被连接到相应的感应主位线mbls的nmos型偏置晶体管7的控制端子。

输出级34还包括nmos型的输出晶体管42，具有与偏置晶体管7的特性对应的特性，其控制端子被连接到接收上述共源共栅电压vcasc的运算放大器40的输出端子，并且被耦合在接收电源电压vdd的电源线与第二内部节点43之间。

第二内部节点43通过被配置为仿真列解码器25的第一仿真块45被耦合到第一内部节点41。因此，该第一仿真块45包括一定数目的仿真晶体管46(特别是pmos晶体管)，仿真晶体管46在第二内部节点43与第一内部节点41之间级联，并且在这种情况下，其对应的控制端子被连接到接地端子gnd(以便始终处于导通状态)。

通过图5中的示例示出了两个仿真晶体管46a、46b，它们在上述第二内部节点43与上述第一内部节点41之间串联连接(因此被设计为仿真选择晶体管6a、6b，该择晶体管6a、6b接收列解码器25的第一选择信号y0和第二选择信号yn)。

输出级34还包括电流产生器47，被耦合在上述第一内部节点41与参考端子(特别是接地端子gnd)之间。电流产生器47被配置为产生列电流icol，列电流icol的值表示与set状态相关联的电流(在存储器单元2中循环)与与reset状态相关联的电流之间的分布(换言之，列电流icol的值介于set电流分布的下尾值与reset电流分布的上尾值之间，并且例如可以等于8μa)。

因此，由于运算放大器40的单位反馈增益，被连接到运算放大器40的反相端子的第一内部节点41具有与参考电压vref相等的电压值，而由于列电流icol:vmbl＝vref vdrop，因此第二内部节点43具有与上述参考电压vref与第一仿真块45(以及对应的仿真晶体管46)上的电压降vdrop之和相等的电压vmbl。

从上述图5的检查中可以明显看出，该电压vmbl具有与针对存储器操作(特别是读取(或验证)操作)而被选择的感应主位线mbls上设置的所需的电压相对应的值，而上述参考电压vref与对应的局部位线bl上的电压对应。

更详细地说，参考产生级32具有被设计用于接收电压产生器(例如带隙类型)所产生的电压参考vr的输入in和被设计用于提供参考电压vref的输出out。

参考产生级32包括输入运算放大器50，输入运算放大器50具有被连接到上述输入in并且接收电压参考vr的非反相端子、被连接到第三内部节点51的非反相端子、以及被连接到第一电流镜52的输出端子。

电阻块53被连接在第三内部节点51与接地端子gnd之间。特别地，电阻块53由一系列具有相同电阻值rx(例如20kω)的一定数目(在所示的示例中，十个)的电阻器53a构成。第一电流i1在电阻块53中流动(即，在上述系列电阻器中)，并且在示例中具有值i1＝vr/(10·rx)。

第一电流镜52包括：第一镜像晶体管52a(pmos型)，被连接在第三内部节点51与在电源电压vdd处设置的线之间，并且其控制端子被连接到输入运算放大器50的输出端子；第二镜像晶体管52b(也是pmos型)，以镜像比n/2(其中n的值例如可以以单位步长被配置在6至14之间)被耦合到第一镜像晶体管52a，被连接在输出out与在电源电压vdd处设置的线之间，并且其控制端子被连接到输入运算放大器50的同一输出端子；以及第三镜像晶体管52c(也是pmos型)，以同一镜像比n/2被耦合到第一镜像晶体管52a，被连接在第四内部节点54与在电源电压vdd处设置的端子之间，并且其控制端子被连接到输入运算放大器50的同一输出端子。

借助第一电流镜52的电流镜像，第二镜像晶体管52b和第三镜像晶体管52c分别在输出out和第四内部节点54上提供第二电流i2，第二电流i2相对于第一电流i1是镜像的并且值等于i1·n/2。

参考产生级32还包括第二仿真块55，第二仿真块55被配置为仿真存储器单元2的相变元件2a。该第二仿真块55由仿真电阻器56提供，制造仿真电阻器56以便与电阻块53的电阻器53a匹配，并且特别地，具有相同的电阻值rx(以显而易见的方式，该仿真电阻器56可以在电阻块53处，并以相同的制造技术物理地制造，以便在相应的电阻值之间实现最小的扩展)。

特别地，上述仿真电阻器56被连接在输出out与第五内部节点58之间，并且被第二电流i2穿过，以便确定与rx·i1·n/2相等的电压降vres。

参考产生级32还包括具有单位镜像比的第二电流镜62，第二电流镜62被耦合到上述第五内部节点58和上述第四内部节点54，并且包括：相应第一镜像晶体管62a(nmos型)，以二极管配置被连接在第四内部节点54与接地端子gnd之间；以及相应的第二镜像晶体管62b(也是nmos型)，被连接在第五内部节点58与接地端子gnd之间并且其控制端子被连接到相应的第一镜像晶体管62a的控制端子。

特别地，由于第二电流镜62的电流镜像，相应的第二镜像晶体管62b从第五内部节点58提取流过第二仿真块55(即，流过仿真电阻器56)的整个第二电流i2。

参考产生级32还包括被耦合到前述第五内部节点58的第三仿真块65。

第三仿真块65被配置为仿真存储器阵列21的字线wl和与字线wl相关联的对应的存储器单元2，特别是关于由于与同一存储器单元2相关联bjt类型的选择器元件2b的基极电流ib的电流循环(如前面所讨论的)而产生的电压降。

第三仿真块65包括：金属化线66，被称为“虚拟的”，被配置为仿真字线wl的电阻作用；以及第一单元电流产生器68a、第二单元电流产生器68b以及第三单元电流产生器68c，被配置为仿真通过相应的存储器单元注入单元电流icell并且分别在初始端、中心中间点和最终端被耦合到金属化线66。

特别地，单元电流icell的值表示处于set状态(编程状态)的存储器单元的电流，并且因此高于上述列电流icol，例如等于22μa。

第三仿真块65还包括第一选择器晶体管69a、第二选择器晶体管69b以及第三选择器晶体管69c(特别地，双极晶体管，被配置为仿真存储器单元2的选择器元件2b)，分别被连接在第一单元电流产生器68a、第二单元电流产生器68b和第三单元电流产生器68c，以及接地端子gnd，并且其基极端子分别被连接到金属化线66的初始端、中心中间点和最终端。

特别地，第二选择器晶体管69b的发射极(其基极端子被连接到金属化线66的中心中间点)被连接到上述第五内部节点58。

应该注意的是，在存储器阵列21的实字线wl上存在大量的存储器单元2(与所选择的局部位线bl相关联)，例如37个，而仅有三个单元电流产生器68a、68b，68c(每个都仿真单个存储器单元2的单元电流icell)被耦合到金属化线66。

为此，选择适当长度的金属化线66，以便具有电阻，从而以便引起电压降，该电压降将适当地仿真字线wl上的实际电压降，并且特别地，表示在读取(或验证)操作期间的字线电压分布的平均值。

有利地(也是为了减少面积占用)，金属化线66的总长度近似为字线wl长度的一半，并且此外以蛇形方式折叠多次。

还应该注意的是，电压降的获取点，即，在连接到金属化线66的中心中间点的第二选择器晶体管69b的发射极处，有效地使得能够从同一金属化线66上可用的电压降中获得平均值的电压降。

参考产生级32还包括第四仿真块70，第四仿真块70被耦合到金属化线66的上述初始端。

第四仿真块70被配置为仿真被耦合到字线wl的驱动器级15的下拉部分，特别是关于由于在同一字线wl中循环的电流而产生的电压降(如先前所讨论的)。

第四仿真块70，如图5中再次示意性所示，因此包括一定数目的nmos型下拉晶体管71(在所示的示例中，是四个)，它们在金属化线66的上述初始端与接地端子gnd之间串联连接，并且相应的控制端子被耦合到在电源电压vdd处设置的线路，使得nmos下拉晶体管71将始终处于on(激活或导通)状态。

特别地，提供第四仿真块70以便确定电压降，该电压降将适当地仿真驱动器级15的下拉部分上的实际电压降。

为此，为了考虑相比于存储器阵列21的字线wl上的电流，金属化线66上的电流更低，制造nmos下拉晶体管71以便具有比对应的驱动级15的下拉晶体管更高的电阻率，例如电阻率高四倍。

为此，nmos下拉晶体管71可以提供有更小的沟道宽度w，例如等于与对应的驱动级15的下拉晶体管的沟道宽度相比的四分之一(有利地还获得第四仿真块70的尺寸减小)。

基于先前所描述的，显而易见的是，参考产生级32的输出out上的参考电压vref可以表示为以下作用的总和：第四仿真块70上(即nmos下拉晶体管71的级联上)的电压降，由vpd指定；金属化线66上的电压降，由vwl指定；第二选择器晶体管69b的基极与发射极之间的电压降，由vbe指定；以及第二仿真块55上的电压降(即，仿真电阻器56上的电压降)，如前所述，由vres指定。

因此，参考电压vref可以表示为：vref＝vpd vwl vbe vres。

特别地，上述作用的总和(vpd vwl vbe)表示第二选择器晶体管69b发射极上的电压，由ve指定，因此仅取决于单元电流icell，而如先前所讨论的，由于第一电流镜52和第二电流镜62执行的电流镜像操作，作用vres仅取决于流过仿真电阻器56的第二电流i2，该作用vres等于(vr/10)·n/2，(应该注意的是，该电压不取决于电阻值rx)。

换言之，上述参考电压vref是两个宏观作用之和，第一个是上述的发射极电压ve，并且第二个是上述的仿真电阻器56上的电压vres，它们彼此完全独立并且彼此之间没有任何影响，因此可以单独和独立控制它们以产生上述参考电压vref(特别地，作为第一作用的单元电流icell与第二贡献的第二电流i2的函数，即，电压参考vr与镜像因数n/2的函数)。

如前所述，除了限定参考电压vref的上述作用之外，还会添加(在参考产生级32的外部)另一作用，用于限定由于共源共栅电压vcasc而产生的位线电压，即在第一仿真块45的仿真晶体管46上的上述电压降vdrop。

应该注意的是，该另一作用(由电压降vdrop表示)，仅取决于列电流icol，完全独立于其他作用并且不受其他作用(上述发射极电压ve和上述仿真电阻器56上的电压vres)影响，因此可以单独和独立控制(特别是经由列电流icol的限定)。

上述描述清楚地显示了本解决方案的优点。

在任何情况下，再次强调的是，在存储器操作期间(特别是在读取(或验证)操作期间)，电压产生电路30产生用于限定位线电压的共源共栅电压vcasc，考虑到与存储器单元2的bjt选择器元件2b的性质相关联的(特别是与相应的基极电流ib相关联的)所有重要因素，从而实现位线的正确偏置，并且防止存储器操作中(特别是在读取(或验证)操作中)的性能的任何退化或错误。

上述电压产生电路30特别允许考虑字线wl的驱动器级15上的电压降、同一字线wl上的电压降、存储器单元2的选择器元件2b上的电压降，以及此外同一存储器单元2的相变元件2a上的电压降。

有利的是，确定位线电压的作用可以单独和独立地控制和配置(因为它们彼此之间没有任何影响)。

因此，上述特征使得在电子系统80中使用存储器设备1特别有利，例如如图6中示意性地示出。

电子系统80可以用于电子设备中，诸如：pda(个人数字助理)；便携式或固定式计算机，可能具有无线数据传输能力；移动电话；数字音频播放器；照相或摄像机；或能够处理、存储、发送和接收信息的另外的便携式设备。

电子系统80包括存储设备20，存储设备20提供有先前描述的相变类型的存储器单元2的存储器阵列21(本文未示出)和控制器81(例如，提供有微处理器、dsp或微控制器)，两者都被耦合到总线86，总线86被设计为向存储器设备20路由信号(例如，用于地址选择)。

此外，电子系统80可以选择性地包括耦合到总线86的以下一个或多个设备：输入/输出设备82(例如，提供有键盘和显示器)，用于输入和显示数据；无线接口84(例如天线)，用于通过射频无线通信网络发送和接收数据；ram85；电池87，可以用作电子系统80中的电源；以及摄影和/或摄像机88。

根据不同的实施例，控制器81可以借助与总线86不同并且可能附加于总线86的专用连接(总线86可以存在或不存在)被耦合到存储器设备20。

最后，显而易见的是，可以对本文所描述和说明的内容进行修改和变更，而不背离如所附权利要求中所定义的本发明的范围。

特别地，尽管所描述的内容有利地适用于pcm类型的非易失性存储器设备，但相同的解决方案也可以适用于其他不同的非易失性存储器设备，其中存储器单元的状态与在其中循环的电流相关联。

此外，存储器单元的相变元件通常可以由经由任何可用的(即使不是相变类型的)技术提供的通用可变电阻元件代替。