背景技术：
本技术涉及存储装置和存储器设备的操作。
半导体存储器设备已经变得越来越普遍用于各种电子设备。例如，非易失性半导体存储器用于蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备以及其他设备。
存储器设备可包括被布置成交叉点阵列的存储器单元，其中每个存储器单元在位线和字线的交集处。然而，在操作此类存储器设备时存在各种挑战。
附图说明
图1a是示例性存储设备的框图，该存储设备包括不同库(bank0…bank15)中的存储器单元的交叉点阵列的组。
图1b是图1a的控制器120的示例性配置的框图。
图1c描绘了图1a的bank0的另一个配置，其中存储器单元的交叉点阵列是未分组的和可单独访问的。
图1d描绘了图1a的bank0的另一个配置，其中存储器单元的交叉点阵列的组被布置成集合，set(0)、set(1)…set(m-1)。
图1e描绘了图1a的bank0的另一个配置，其中存储器单元的交叉点阵列是未分组的、可单独访问的并且被布置成集合set(0)、set(1)…set(m-1)。
图2a是图1a的交叉点阵列组g0以及电压驱动器和电压源140的示例性配置的框图。
图2b是图1c的交叉点阵列x0的示例性配置的框图。
图2c描绘了电路270中的图1a和图1c至图1e的交叉点阵列的示例性矩形配置。
图3描绘了图2a的电路245的示例性配置，包括图1a的交叉点阵列x3、列解码器243、行解码器241以及电压驱动器和电压源140。
图4a描绘了与图12的情况(1)-(4)一致的涉及存储器单元的库的读取操作的示例性时间线。
图4b描绘了与图12的情况(3)和(4)一致的涉及存储器单元的库的读取操作的示例性时间线。
图5a描绘了对图1a中的bank0的组g0、g1…g255的交叉点阵列x2中的示例性第一选定存储器单元的读取。
图5b描绘了在图5a的读取之后对图1a的bank0的组g0、g1…g255的交叉点阵列x2中的示例性第二选定存储器单元的读取。
图6a描绘了对图1c的bank0的交叉点阵列x0、x1…x255中的示例性第一选定存储器单元的读取。
图6b描绘了在图6a的读取之后对图1c的bank0的交叉点阵列x0、x1…x255中的示例性第二选定存储器单元的读取。
图7a描绘了对图1d中的bank0的set(0)的组g0(0)、g1(0)…g255(0)的交叉点阵列x2中的示例性第一选定存储器单元的读取。
图7b描绘了在图7a的读取之后对图1d中的bank0的set(0)的组g0(0)、g1(0)…g255(0)的交叉点阵列x2中的示例性第二选定存储器单元的读取。
图7c描绘了在图7b的读取之后对图1d中的bank0的set(1)的组g0(1)、g1(1)…g255(1)的交叉点阵列x2中的示例性附加选定存储器单元的读取。
图8a描绘了对图1e中的bank0的set(0)的交叉点阵列x0(0)、x1(0)…x255(0)中的示例性第一选定存储器单元的读取。
图8b描绘了在图8a的读取之后对图1e中的bank0的set(0)的交叉点阵列x0(0)、x1(0)…x255(0)中的示例性第二选定存储器单元的读取。
图8c描绘了在图8b的读取之后对图1e中的bank0的set(1)的交叉点阵列x0(1)、x1(1)…x255(1)中的示例性附加选定存储器单元的读取。
图9a描绘了与图12的情况(1)一致的用于读取交叉点阵列组中的存储器单元的示例性过程的流程图。
图9b描绘了与图12的情况(2)一致的用于读取交叉点阵列中的存储器单元的示例性过程的流程图。
图10a描绘了与图12的情况(3)一致的用于读取交叉点阵列组的不同集合中的存储器单元的示例性过程的流程图。
图10b描绘了与图12的情况(4)一致的用于读取交叉点阵列的不同集合中的存储器单元的示例性过程的流程图。
图10c描绘了用于执行图9a的步骤902、图9b的步骤902a、图10a的步骤1002和图10b的步骤1002a的示例性过程的流程图。
图10d描绘了用于执行图9a的步骤904、图9b的步骤904a、图10a的步骤1004和图10b的步骤1004a的示例性过程的流程图。
图11a描绘了与图12的情况(2)和(4)一致的序列1100，其包括由控制器提供以选择行的命令和地址。
图11b描绘了与图12的情况(1)和(3)一致的序列1110，其包括由控制器提供以选择存储器单元行的命令和地址。
图11c描绘了与图12的情况(1)和(2)一致的序列1120，其包括由控制器提供以执行读取操作并选择列的命令和地址。
图11d描绘了与图12的情况(3)一致的序列1130，其包括由控制器提供以执行读取操作并选择xpa组的集合和列的命令和地址。
图11e描绘了与图12的情况(4)一致的序列1140，其包括由控制器提供以执行读取操作并选择xpa的集合和列的命令和地址。
图12描绘了关于组和集合的使用的交叉点阵列(xpa)的示例性情况，其中交叉引用附图。
具体实施方式
本发明描述了用于读取具有高带宽和相对小的页面缓冲器的存储器单元的交叉点阵列的装置和技术。
交叉点阵列(xpa)包括在字线和位线的交集处以网格布置的存储器单元。例如，参见图3。例如，存储器单元可以是相变存储器(pcm)单元，也称为电阻变化存储器单元或电阻式随机存取存储器(rram)单元。相变存储器单元包括相变材料，该相变材料可设定在具有不同电阻电平的不同的相位或状态。当没有供电时维持该状态，使得存储器单元是非易失性的。相变材料包括硫属化物、碳聚合物、钙钛矿和某些金属氧化物(meox)和金属氮化物(men)。pcm单元通常存储一位数据。
可通过施加加热存储器单元的电流来改变存储器单元的状态。随后，可执行读取操作以确定存储器单元中存储的数据状态。
然而，读取阵列时的带宽相对较低，因为一次读取一个存储器单元。
本文提供的技术解决了上述及其他问题。在一种方法中，并行读取多个xpa，其中一次读取每个xpa的一个存储器单元。为了减小读取操作中使用的时间，可以为xpa选择行，之后读取不同列中的存储器单元，一次读取一列，同时选择相同行。这避免必须在每个连续读取操作中传输命令和行地址以用于重新选择该行。
xpa可被单独布置，诸如在图1c和图1e中，或者一个xpa可在一个组中访问一次，诸如在图1a和图1d中。在一个选项中，xpa单独地或成组地布置成集合。选择每个集合中的行，之后一次一个集合地执行读取操作。参见图1d中的xpa组的集合和图1e中的单独xpa的集合。对于不同集合，读取操作可至少部分地重叠以减小总读取时间。
另外，读取操作允许控制器向xpa发出与用于dram存储器设备的标准诸如jedecddr5一致的命令。
这些和其他特征将在下文进一步讨论。
图1a是示例性存储设备的框图，该存储设备包括不同库(bank0…bank15)中的存储器单元的交叉点阵列(xpa)的组。在一种方法中，每个库可被配置有相同数量的组和存储器单元。描绘了bank0的细节。bank0包括256个组，即组g0、g1…g255。每个组包括四个xpa，例如标记为x0-x3。组连接到256位页面缓冲器130以将数据输入和输出到控制器120。一般来讲，xpa组或xpa的组可包括多个xpa。使用组的一个优点是增加可访问页面缓冲器的xpa的数量。在组内，可一次选择一个xpa以用于读取操作。组的xpa可共享公共的xpa组解码器210、感测电路250和i/o电路251(图2a)。
bank15的组连接到相应256位页面缓冲器131以将数据输入和输出到控制器120。例如，对于每个库可提供一个页面缓冲器。
每个组包括组解码器，例如分别针对组g0、g1…g255的gdec0、gdec1…gdec255。参见图2a中的组解码器210。控制器连接到每个组解码器以提供用于选择xpa并且为选定xpa选择字线和位线的命令和地址。gdec0是第一组解码器的示例，并且gdec1是第二组解码器的示例。
控制器120可向每个库提供命令和地址及写入数据(在编程操作中)，并且从每个库的页面缓冲器接收读取数据(在读取操作中)。这些地址可包括选择xpa中的存储器单元的行地址和列地址。这些地址还可包括选择组中的xpa的xpa地址，和/或选择xpa组的集合或xpa的集合的集合地址。在一种方法中，控制器读取页面缓冲器，在256位宽总线上一次读取一个库。例如，控制器因此一次接收256位。使用相对较小的页面缓冲器有助于减小功率消耗。
256个组和256位缓冲器的使用仅为示例。页面缓冲器大小相对较小，并且保持来自连接到一个字线的存储器单元的数据的小百分比，例如<1％。例如，每个xpa可为1kb×1kb，具有1kb的字线和1kb的位线。在这种情况下，1kb的存储器单元连接到每个字线。相比之下，dram中的xpa具有保持来自连接到一个字线的存储器单元的所有数据的页面缓冲器，因为读取过程涉及将所有数据从连接到一个字线的存储器单元并行传输到页面缓冲器。
控制器可连接到主机110以接收用于编程和读取的命令。还参见图1b。
电压驱动器和电压源140可在库之间共享以提供用于编程操作和读取操作的电压和电流。还参见图2a。
图1b是图1a的控制器120的示例性配置的框图。在一种方法中，控制器可在其上形成存储器单元的库的管芯的外部。控制器120(在一个实施方案中是电子电路)可包括处理器120a，以及存储器诸如rom120b和ram120c。
ram可以是例如dram，并且可存储一个或多个字线的数据。在编程操作中，从主机接收待编程数据的副本并将其暂时存储在ram中，直到编程成功完成才存储在存储器设备中。在读取操作中，待读取数据的副本可在输出到主机之前暂时存储在ram中。
纠错码(ecc)引擎120d可用于校正多个读取错误。与rom120b、ram120c和处理器120a通信的存储器接口120e是提供控制器与一个或多个存储器管芯中的存储器单元库之间的电接口的电路。处理器可经由存储器接口向组或xpa发出命令。
控制器120中的存储器可包括代码诸如一组指令，并且处理器可操作以执行该组指令从而提供本文所述的功能。另选地或除此之外，处理器可从库的保留部分访问代码。
例如，控制器可使用代码来访问诸如用于编程操作和读取操作的库。代码可包括引导代码和控制代码(例如，一组指令)。引导代码是在引导或启动过程中初始化控制器并使控制器能够访问库的软件。控制器可使用代码来控制一个或多个库。在上电时，处理器120a从rom120b或库的保留部分取出引导代码以供执行，并且引导代码初始化系统部件并将控制代码加载到ram120c中。一旦控制代码被加载到ram中，便由处理器执行。控制代码包括执行基本任务的驱动器，基本任务为诸如控制和分配存储器、对指令的处理区分优先次序，以及控制输入和输出端口。
一般来讲，控制代码可包括执行本文所述功能的指令，包括下文进一步讨论的流程图的步骤，并且提供电压信号，包括下文进一步讨论的那些。
在一个实施方案中，主机是计算设备(例如，膝上型计算机、台式计算机、智能电话、平板电脑、数字相机)，其包括一个或多个处理器、一个或多个处理器可读存储器设备(ram、rom、闪存存储器、硬盘驱动器、固态存储器)，该一个或多个处理器可读存储器设备存储用于对一个或多个处理器进行编程以执行本文所述方法的处理器可读代码(例如，软件)。主机还可包括附加系统存储器、一个或多个输入/输出接口和/或与一个或多个处理器通信的一个或多个输入/输出设备。
图1c描绘了图1a的bank0的另一个配置，其中存储器单元的交叉点阵列是未分组的和可单独访问的。在这种情况下，xpa不布置成组，其中可在给定时间选择组中的一个xpa以进行读取。相反，可选择256个xpa，即x0、x1…x255中的每一者以进行并行读取，例如，同时读取。该配置比图1a的配置更简单，并且避免控制器发出选择组中的xpa的地址，诸如图11b中的xpa地址1103。然而，针对给定页面缓冲器大小的该组中的xpa的数量减少。页面缓冲器130由库中的xpa共享。
每个xpa包括分别针对x0、x1…x255的解码器，例如dec0、dec1…dec255。参见图2b中的解码器210a。控制器连接到每个解码器以提供用于选择字线和位线的命令和地址。dec0是第一解码器的示例，并且dec1是第二解码器的示例。
图1d描绘了图1a的bank0的另一个配置，其中存储器单元的交叉点阵列的组被布置成集合，set(0)、set(1)…set(m-1)。该方法扩展图1a的配置以提供xpa组的多个集合。每个集合包括多个组。例如，提供数量m>1个集合，包括set(0)、set(1)…set(m-1)。页面缓冲器130由库中的集合共享。该方法允许更大数量的xpa组共享共用页面缓冲器。
每个组包括组解码器，例如分别针对组g0(0)、g1(0)…g255(0)的gdec0(0)、gdec1(0)…gdec255(0)，分别针对组g0(1)、g1(1)…g255(1)的gdec0(1)、gdec1(1)…gdec255(1)，以及分别针对组g0(m-1)、g1(m-1)…g255(m-1)的gdec0(m-1)、gdec1(m-1)…gdec255(m-1)。gdec0(0)是第一组解码器的示例，并且gdec1(0)是第二组解码器的示例。set(0)提供库中的交叉点阵列组的第一集合的示例，并且set(1)提供库中的交叉点阵列组的第二集合的示例。
图1e描绘了图1a的bank0的另一个配置，其中存储器单元的交叉点阵列是未分组的、可单独访问的并且被布置成集合set(0)、set(1)…set(m-1)。该方法扩展图1c的配置以提供xpa的对个集合。每个集合包括多个xpa。例如，提供数量m>1个集合，包括set(0)、set(1)…set(m-1)。缓冲器诸如页面缓冲器130由库中的集合共享。该方法允许更大数量的xpa共享共用页面缓冲器。另外，可在不同集合中执行重叠的读取操作。
每个xpa包括解码器，例如分别针对x0(0)、x1(0)…x255(0)的dec0(0)、dec1(0)…dec255(0)，分别针对x0(1)、x1(1)…x255(1)的dec0(1)、dec1(1)…dec255(1)，以及分别针对x0(m-1)、x1(m-1)…x255(m-1)的dec0(m-1)、dec1(m-1)…dec255(m-1)。set(0)提供库中的交叉点阵列组的第一集合的示例，并且set(1)提供库中的交叉点阵列组的第二集合的示例。
图2a是图1a的交叉点阵列组g0以及电压驱动器和电压源140的示例性配置的框图。该组包括四个xpa，x0-x3。在该示例中，每个xpa具有相关联的行解码器和列解码器。例如，x0具有连接到字线212的行解码器211和连接到位线214的列解码器213。x1具有连接到字线222的行解码器221和连接到位线224的列解码器223。x2具有连接到字线232的行解码器231和连接到位线234的列解码器233。x3具有连接到字线242的行解码器241和连接到位线244的列解码器243。在另一种可能的配置中，行解码器位于两个相邻xpa之间并由两个相邻xpa共享。另外，列解码器可位于两个相邻xpa之间并由两个相邻xpa共享。
xpa组解码器210针对每个组提供，并且从控制器120接收命令和地址。如所讨论的，例如，结合图4a，地址最初可包括选择组中的xpa中的一者的xpa地址，以及选择选定xpa中的字线的行地址。随后，可用列地址接收读取命令，该列地址选择选定xpa中的位线。由此在选定xpa中读取的选定存储器单元被限定在选定字线和选定位线的交集处。xpa组解码器210可接收命令和地址，诸如在图11a至图11e中。
xpa组解码器可将控制信号发送到选定xpa中的行解码器和列解码器。列解码器连接到感测电路250。对于选定xpa中的选定存储器单元，相关联控制电路允许感测电路在读取操作中读取存储器单元的数据状态。感测电路继而连接到输入/输出(i/o)电路251以在路径252上将数据诸如一位数据输出到页面缓冲器130。虚线表示组g0与页面缓冲器之间的边界。
例如，组g0连接到电压驱动器和电压源140以执行读取操作。电压驱动器和电压源可包括wl读取电压驱动器260、wl解码器晶体管驱动器261、wl隔离晶体管驱动器262、wl隔离电压源263、bl读取电压驱动器264、bl解码器晶体管驱动器265、bl隔离晶体管驱动器266和bl隔离电压源267。除了wl和bl读取电压驱动器之外，wl和bl编程电压驱动器可类似地设置以用于编程操作。结合图3进一步讨论电压驱动器和电压源。
交叉点阵列(xpa)可包括在字线和位线的交集处布置成网格的非易失性存储器单元的阵列。字线通常正交于位线延伸。存储器单元可为一次一个存储器单元访问的，以用于编程操作或读取操作。可用于交叉点阵列的存储器单元的一个示例是pcm存储器单元。xpa可以2d配置并排布置和/或以3d配置堆叠。
在2d存储器结构中，半导体存储器元件被布置在单个平面或单个存储器设备级中。通常，在2d存储器结构中，存储器元件被布置在平面中(例如，在x-y方向平面中)，该平面基本上平行于支承存储器元件的基板的主表面延伸。基板可以是存储器元件的层在其之上或之中形成的晶圆，或者其可以是在存储器元件形成后附接到其的承载基板。作为非限制性示例，基板可包括半导体，诸如硅。
存储器元件可被布置在处于有序阵列中(诸如在多个行和/或列中)的单个存储器设备级中。然而，存储器元件可以非常规配置或非正交配置排列。存储器元件可各自具有两个或更多个电极或接触线，诸如位线和字线。
布置3d存储器阵列，使得存储器元件占据多个平面或多个存储器设备级，从而形成三维结构(即，在x、y和z方向上，其中z方向基本上垂直于基板的主表面，并且x和y方向基本上平行于基板的主表面)。
作为非限制性示例，3d存储器结构可被垂直地布置为多个2d存储器设备级的堆叠。作为另一个非限制性示例，3d存储器阵列可被布置为多个垂直的列(例如，基本上垂直于基板的主表面即在y方向上延伸的列)，其中每列具有多个存储器元件。这些列可以例如在x-y平面中以2d配置布置，从而导致存储器元件的3d布置，其中元件位于多个垂直堆叠的存储器平面上。三维存储器元件的其他配置也可以构成3d存储器阵列。
通常，在单体3d存储器阵列中，在单个基板上方形成一个或多个存储器设备级。可选地，单体3d存储器阵列还可以具有至少部分地位于单个基板内的一个或多个存储器层。作为非限制性示例，基板可包括半导体，诸如硅。在单体3d阵列中，构成阵列的每个存储器设备级的层通常形成在阵列的下层存储器设备级的层上。然而，单体3d存储器阵列的相邻存储器设备级的层可以在存储器设备级之间共享或者在存储器设备级之间具有中间层。
2d阵列可以单独形成，并且然后封装在一起以形成具有多层存储器的非单体存储器设备。例如，非单片的堆叠存储器可通过在单独的基板上形成存储器级并且然后将存储器级堆叠在彼此之上而构造。在堆叠之前可以将基板减薄或从存储器设备级移除，但由于存储器设备级最初形成在单独的基板之上，因此所得的存储器阵列不是单体3d存储器阵列。此外，多个2d存储器阵列或3d存储器阵列(单体或非单体)可以形成在单独的芯片上，并且然后封装在一起以形成堆叠芯片存储器设备。
通常需要相关联的电路来操作存储器元件并与存储器元件通信。作为非限制性示例，存储器设备可具有用于控制并驱动存储器元件以实现诸如编程和读取的功能的电路。该相关联的电路可与存储器元件位于同一基板上和/或位于单独的基板上。例如，用于存储器读取-写入操作的控制器可定位在单独的控制器芯片上和/或定位在与存储器元件相同的基板上。
本领域的技术人员将认识到，该技术不限于所描述的2d示例性结构和3d示例性结构，而是涵盖如本文所述并且如本领域的技术人员所理解的技术的实质和范围内的所有相关存储器结构。
电路245包括xpax3、列解码器243和行解码器241。如果x3是该组中的选定xpa，则列解码器243是选定列解码器并且行解码器241是选定行解码器。
图2b是图1c的交叉点阵列x0的示例性配置的框图。如重复参考标号所指示的，重复图2a的一些部件。主要区别在于提供xpa解码器210a以仅配置x0的行解码器211和列解码器213。例如，xpa解码器210a可通过选择行和列来选择x0中的存储器单元。xpa解码器210a可接收命令和地址，诸如在图11a至图11e中。
图2c描绘了电路270中的图1a和图1c至图1e的交叉点阵列的示例性矩形配置。xpa可具有正方形配置，其中存储器单元的行数和字线数等于存储器单元的列数和位线数。例如，如所提及的，xpa可为1kb×1kb，其中1kb的字线和1kb的存储器单元连接到每个字线。然而，执行读取操作所需的时间是位线长度和xpa中的行数的函数。这是由于诸如在位线上提供读取电压的rc延迟的因素。通过减小位线长度和行数，可减少读取时间。
该配置可帮助满足dram标准jedec的定时准则。jedec指定各种定时准则，包括时间段trcd和trl。在本文所公开的技术中，trcd用于将激活命令以及库、xpa和行地址从控制器递送到xpa或xpa组解码器。例如，trcd可小于15纳秒。trl用于递送读取命令和列地址。trl还包括存储器单元、感测电路、ecc电路、列解码器逻辑和输入/输出电路的延迟。例如，trl可小于30nsec。非正方形配置可减小trl下的延迟，因为电压信号可在位线上更快地传播。
此外，为了保持xpa的相同存储容量，可增加存储器单元的列数。在该示例中，电路270包括xpa275、连接到字线272的行解码器271和连接到位线274的列解码器273。xpa的高度y可小于宽度x以使得xpa具有矩形和非正方形配置。例如，列数可加倍而行数减半以保持给定的存储容量。在一种方法中，x＝2y。xpa可具有500b(字节)的行和2kb(千字节)的列以保持1kb×1kb或1mb(兆字节)的容量。
图3描绘了图2a的电路245的示例性配置，包括图1a的xpax3、列解码器243、行解码器241以及电压驱动器和电压源140。在简化示例中，xpa包括以四行四列布置的十六个示例性存储器单元，其中每行连接到相应字线wl0-wl3，并且每列连接到相应位线bl0-bl3。每个存储器单元可以是双端子设备，其中一个端子连接到第一控制线(例如，字线)，并且另一个端子连接到第二控制线(例如，位线)。控制线可为例如金属或掺杂硅。
例如，在xpax3中，存储器单元m00、m01、m02和m03分别连接到wl0和位线b0、b1、b2和b3，存储器单元m10、m11、m12和m13分别连接到wl1和位线b0、b1、b2和b3，存储器单元m20、m21、m22和m23分别连接到wl2和位线b0、b1、b2和b3，并且存储器单元m30、m31、m32和m33分别连接到wl3和位线b0、b1、b2和b3。连接到wl2和bl0的m20是如虚线所表示的示例性选定存储器单元。选定存储器单元在选定位线或列和选定字线或行的交集处。
在一种方法中，每个位线和字线可被如由包括分别用于bl0和wl2的示例端子317和318的圆形端子所描绘的开路终止。
在一种方法中，连接到未选择字线和未选择位线两者的未选择存储器节点可在读取操作期间在它们的两个端子处以相等的正电压(隔离电压)偏置，以防止未选择地存储器单元被读取。未选择存储器单元是未被选择用于读取或写入操作的存储器单元。选定存储器单元是被选择用于读取或写入操作的存储器单元。一些未选择存储器单元(例如，m21-m23)将连接到选定字线(wl2)和未选择位线(bl1-bl3)，而其他未选择存储器单元(m00,m10,m30)连接到未选择字线(wl0,wl1,wl3)和选定位线(bl0)。
xpa中的选定存储器单元(其连接到选定字线和选定位线)可在读取操作期间用跨其端子的不同电压偏置以生成可由感测电路读取的电流。电流的电平是存储器单元的数据状态的函数。在一些情况下，一位数据存储在存储器单元中。
对字线的访问由字线解码器晶体管和字线隔离晶体管控制。
字线解码器晶体管wd0-wd3(诸如p沟道mosfet)分别串联连接到wl0-wl3，以选择或不选择相应的字线。字线解码器晶体管连接在存储器单元与wl读取电压驱动器260之间。通过示例性选定存储器单元m20，通过从wl解码器晶体管驱动器261施加诸如0v的低控制栅极电压，选择或以导电状态提供解码器晶体管wd2。在这种情况下，wd2允许来自wl读取电压驱动器的读取电压达到wl2。相比之下，通过从wl解码器晶体管驱动器261施加诸如4v的更高控制栅极电压，不选择或以非导电状态提供字线解码器晶体管wd0、wd1和wd3。在这种情况下，wd0、wd1和wd3分别阻止读取电压达到wl0、wl1和wl3。wl解码器晶体管wd0-wd3的源极可经由路径360彼此连接。
每个字线wl0-wl3也分别并联连接到字线隔离晶体管w0-w3，可以导电状态提供该字线隔离晶体管以将隔离电压(例如，路径363上的4v)从wl隔离电压源263传递到未选择的字线。在一种方法中，这些晶体管可以是n沟道mosfet，并且具有连接到路径363上的公共电压的源极。对于选定字线，以非导电状态设置wl2、w2以将隔离电压与字线断开连接。对于未选择字线，以导电状态设置wl0、wl1和wl3，w0、w1和w3以将隔离电压连接到相应字线。
对位线的访问由位线解码器晶体管和位线隔离晶体管控制。
位线解码器晶体管bd0-bd3(诸如n沟道mosfet)分别串联连接到bl0-bl3，以选择或不选择相应的位线。位线解码器晶体管连接在存储器单元与bl读取电压驱动器264之间。在读取操作期间，通过以导电状态设置相应的解码器晶体管，选定位线可经由路径364连接到位线读取电压驱动器264。例如，例如通过施加4v到其控制栅极，bl0可通过以导电状态设置bd0而连接到电压驱动器264。例如通过施加0v到其控制栅极，bl1-bl3可通过以非导电状态设置bd1-bd3而与电压驱动器264断开连接。bd0-bd3的漏极可经由路径364彼此连接。
位线隔离晶体管b0-b3(可以是p沟道mosfet)分别连接到位线bl0-bl3，以将隔离电压或未选择的电压传递到位线或将隔离电压与位线断开连接。对于选定位线诸如bl0，通过在控制栅上提供诸如4v的高电压，以非导电状态设置相应的隔离晶体管b0。这防止路径321上的隔离电压达到bl0。对于未选择的位线诸如bl1-bl3，通过在其控制栅极上提供诸如0v的低电压，以导电状态设置相应的隔离晶体管b1-b3。这将路径321上的隔离电压分别连接到bl1-bl3，并且连接到连接那些位线的未选择的存储器单元。
电路245连接到图2a的电压驱动器和电压源140。例如，wl读取电压驱动器260可在连接到每个wl解码器晶体管的路径360上提供读取电压。wl解码器晶体管驱动器261可经由路径361向wl解码器晶体管提供单独的电压信号。wl隔离晶体管驱动器262可经由路径362向wl隔离晶体管提供单独的电压信号。wl隔离电压源263可经由路径363向wl隔离电压晶体管提供诸如4v的隔离电压。
bl读取电压驱动器264可在连接到每个bl解码器晶体管的路径364上提供读取电压。bl解码器晶体管驱动器265可经由路径365向bl解码器晶体管提供单独的电压信号。bl隔离晶体管驱动器266可经由路径366向bl隔离晶体管提供单独的电压信号。bl隔离电压源267可经由路径321向bl隔离电压晶体管提供诸如4v的隔离电压。
除了wl和bl读取电压驱动器之外，wl和bl编程电压驱动器可类似地设置以用于编程操作。
对于交叉点阵列组的第一集合中的每个组中的每个选定交叉点阵列，行解码器和列解码器连接到第一组解码器210，字线连接到选定交叉点阵列的行解码器和非易失性存储器单元，并且位线连接到选定交叉点阵列的列解码器和非易失性存储器单元。此外，字线包括连接到第一选定存储器单元的选定字线，并且位线包括连接到第一选定存储器单元的选定位线。
图4a描绘了与图12的情况(1)-(4)一致的涉及存储器单元的库的读取操作的示例性时间线。时间线包括配置行解码器的一个实例，以及发出读取命令、配置列解码器、将数据读取到页面缓冲器以及将数据从页面缓冲器输出到控制器的多个实例。在t0-t1处配置行解码器可涉及控制器120向存储器单元的一个或多个选定库发出激活命令和行地址。行地址选择选定行解码器中的行或字线。控制器还可向一个或多个选定库发出xpa地址以识别与图1a一致的一组xpa中的选定xpa。xpa组解码器210响应于xpa地址而选择组中的选定xpa的行，但不在未选择xpa中。
时间段t1-t3表示第一读取操作。在时间段t1-t2中，控制器发出读取命令并配置列解码器。列解码器的配置可涉及控制器向一个或多个选定库发布第一列地址。第一列地址选择一个或多个选定库的列解码器中的第一列或位线。控制器还可向一个或多个选定库发出集合地址以识别与图1d一致的xpa组的选定集合或与图1e一致的xpa的选定集合。xpa组解码器210响应于集合地址而选择选定集合的列，但不在未选择集合中。
每个选定库包括存储器单元的多个(例如，256个)选定xpa。对于每个选定xpa，行地址和第一列地址识别要读取的第一选定存储器单元。在时间段t2-t3中，感测电路从第一选定存储器单元读取数据并将数据存储在每个选定库的页面缓冲器中。随后可将数据输出到控制器。控制器可向页面缓冲器发出命令以一次(例如，并行地)读取缓冲器中的所有数据，或者一次一部分地读取数据的连续部分。
时间段t3-t5表示第二读取操作。时间段t3-t4类似于t1-t2，但涉及控制器向一个或多个选定库发出第二列地址。第二列地址选择一个或多个选定库的列解码器中的第二列或位线。还可提供与先前集合地址相同或不同的集合地址。在t1-t2的集合地址可以是第一集合地址，并且在t3-t4的集合地址可以是第二集合地址。
对于每个选定xpa，行地址和列地址识别要读取的第二选定存储器单元。在时间段t4-t5中，感测电路从第二选定存储器单元读取数据并将数据存储在每个选定库的页面缓冲器中。随后可将数据输出到控制器。控制器可向页面缓冲器发出命令以读取缓冲器中的数据，如所提及的。
可对连接到选定字线的存储器单元执行附加读取操作，而无需重新配置行解码器。一旦行解码器被配置为例如在t0-t1选择字线，行解码器就可从t1-t5及之后保持其配置。
图4b描绘了与图12的情况(3)和(4)一致的涉及存储器单元的库的读取操作的示例性时间线。当使用xpa或xpa组的不同集合时，相应读取操作的时间段可以重叠以使得总读取时间减小。另外，通过限制重叠读取操作的数量来限制功率消耗。在该示例中，在t1-t3的第一读取操作与在t2-t4的第二读取操作重叠。在该简化示例中，第一读取操作和第二读取操作之间的重叠在t2-t3。在实施中，重叠可在t2之前或之后开始。也可并行执行附加的读取操作，使得两个以上的读取操作重叠。例如，在t3-t5的第三读取操作可与在t2-t4的第二读取操作重叠。
重叠是可能的，因为控制器120可被配置为向xpa组解码器或xpa解码器发送命令和地址，同时还从页面缓冲器检索读取数据。
在时间段t1-t2中，控制器发出读取命令并配置xpa组或xpa的第一集合的列解码器。控制器向一个或多个选定库发出集合地址以识别与图1d一致的xpa组的选定集合或与图1e一致的xpa的选定集合。在时间段t2-t3中，感测电路从xpa组或xpa的第一集合的选定存储器单元读取数据并将数据存储在每个选定库的页面缓冲器中。在时间段t2-t3中，控制器也发出读取命令并配置xpa组或xpa的第二集合的列解码器。控制器向一个或多个选定库发出集合地址以识别与图1d一致的xpa组的选定集合或与图1e一致的xpa的选定集合。在时间段t3-t4中，感测电路从xpa组或xpa的第二集合的选定存储器单元读取数据并将数据存储在每个选定库的页面缓冲器中。
需注意，沿着图4a和图4b中描绘的时间轴的时间段之间的间隔是简化示例。时间轴上的点不必等距间隔开。
在图5a至图8c中，每个xpa以简化方式描绘为具有连接到四行存储器单元的四个字线和连接到四列存储器单元的四个位线。字线由细水平延伸矩形表示，并且位线由细竖直延伸矩形表示。另外，选定行或列由填充的黑色矩形表示，而未选择行或列由空心矩形表示。选定存储器单元由在选定字线和选定位线的交集处的填充的黑色正方形表示。未选择存储器单元位于选定字线和未选择位线的交集处，或者位于未选择字线和选定位线的交集处。另外，页面缓冲器130被描绘为在读取操作中标记为bit0、bit1…bit255的位被读取到缓冲器内的相应位置中。
图5a描绘了对图1a中的bank0的组g0、g1…g255的交叉点阵列x2中的示例性第一选定存储器单元的读取。如所提及的，每个组包括四个xpa，x0-x3。x2为每个组中的选定xpa。在g0中，行510是选定行，并且列511是选定列，由此识别从其向页面缓冲器提供位(bit0)的选定存储器单元512。在g1中，行520是选定行，并且列521是选定列，由此识别从其向页面缓冲器提供位(bit1)的选定存储器单元522。在g255中，行530是选定行，并且列531是选定列，由此识别从其向页面缓冲器提供位(bit255)的选定存储器单元532。可类似地从剩余组g2-g254中的每一者中的一个选定存储器单元向缓冲器提供位。
在组g0-g255中，为读取操作选择相同的xpa，x2。因此，选定xpa定位在每个组中的相同相对位置中。该位置是组的左下部。类似地，在每个选定xpa内，选择相同的字线和位线。因此，选定存储器单元被定位在每个选定xpa中的相同相对位置中。该位置是xpa的左下部。
因此，在一组xpa内，在选定xpa中激活并选择行。
图5b描绘了在图5a的读取之后对图1a的bank0的组g0、g1…g255的交叉点阵列x2中的示例性第二选定存储器单元的读取。在一系列连续的读取操作中，保持选定行以节省选择新行所涉及的时间。因此，在g0、g1…g255中，选定行保持为行510、520…530。然而，选定列是不同的，使得选定存储器单元不同于图5a中的存储器单元。
在g0中，列513是选定列，由此识别从其向页面缓冲器提供位(bit0)的选定存储器单元514。在g1中，列523是选定列，由此识别从其向页面缓冲器提供位(bit1)的选定存储器单元524。在g255中，列533是选定列，由此识别从其向页面缓冲器提供位(bit255)的选定存储器单元534。
在图5a中，在第一读取操作中选择x2的左侧的第一列，并且在图5b中，在第二读取操作中选择x2的第二列。然而，这仅是一个示例，因为当控制器向库提供列地址时，可在每个读取操作中选择任何列。
图6a描绘了对图1c的bank0的交叉点阵列x0、x1…x255中的示例性第一选定存储器单元的读取。在x0中，行610是选定行，并且列611是选定列，由此识别从其向页面缓冲器130提供位(bit0)的选定存储器单元612。在x1中，行620是选定行，并且列621是选定列，由此识别从其向页面缓冲器提供位(bit1)的选定存储器单元622。在x255中，行630是选定行，并且列631是选定列，由此识别从其向页面缓冲器提供位(bit255)的选定存储器单元632。可类似地从剩余xpa，x2-x254中的每一者中的一个选定存储器单元向缓冲器提供位。
图6b描绘了在图6a的读取之后对图1c的bank0的交叉点阵列x0、x1…x255中的示例性第二选定存储器单元的读取。选定行被保持为行510。在x0中，列613是选定列，由此识别从其向页面缓冲器提供位(bit0)的选定存储器单元614。在x1中，列623是选定列，由此识别从其向页面缓冲器提供位(bit1)的选定存储器单元624。在x255中，列633是选定列，由此识别从其向页面缓冲器提供位(bit255)的选定存储器单元634。如前所述，虽然在图6a和图6b的第一读取操作和第二读取操作中分别选择了第一列和第二列，但当控制器向库提供列地址时，可在每个读取操作中选择任何列。
图7a描绘了对图1d中的bank0的set(0)的组g0(0)、g1(0)…g255(0)的交叉点阵列x2中的示例性第一选定存储器单元的读取。还描绘了bank0的set(1)的组g0(1)、g1(1)…g255(1)。set(2)至set(m-1)未描绘。如所提及的，可对xpa组的集合执行读取操作，其中在库中提供多个集合。在该示例中，即使当前读取操作仅涉及这些集合中的一个，也在库的每个集合中选择xpa和行。例如，x2为每个组和集合中的选定xpa。还在每个组和集合中选择第一行。也就是说，行710、720…730是set(0)的g0(0)、g1(0)…g255(0)中的选定行，并且行740、750…760是set(1)的g0(1)、g1(1)…g255(1)中的选定行。控制器可通过向xpa组解码器210提供选择行的行地址和选择组中的xpa的xpa地址来选择行。xpa组解码器使用组中的选定xpa的行解码器来解释地址，从而发送控制信号以选择行。在一种方法中，这对于选定和未选择的所有集合均可发生。
该第一读取操作涉及set(0)。在g0(0)中，列711是选定列，由此识别从其向页面缓冲器提供位(bit0)的选定存储器单元712。在g1(0)中，列721是选定列，由此识别从其向页面缓冲器提供位(bit1)的选定存储器单元722。在g255(0)中，列731是选定列，由此识别从其向页面缓冲器提供位(bit255)的选定存储器单元732。控制器可通过向xpa组解码器210提供选择列的列地址和选择set(0)的集合地址来选择列。xpa组解码器使用选定组中的选定xpa的列解码器来解释地址，从而发送控制信号以选择列。xpa组解码器可被配置为具有集合标识符以知道其是否基于所接收的集合地址而被选择。在一种方法中，如果未选择xpa解码器，则其不选择xpa中的列。
图7b描绘了在图7a的读取之后对图1d中的bank0的set(0)的组g0(0)、g1(0)…g255(0)的交叉点阵列x2中的示例性第二选定存储器单元的读取。在每个组中继续选择相同行。然而，选择相同集合set(0)中的新列。
该第二读取操作涉及set(0)。在g0(0)中，列713是选定列，由此识别从其向页面缓冲器提供位(bit0)的选定存储器单元714。在g1(0)中，列723是选定列，由此识别从其向页面缓冲器提供位(bit1)的选定存储器单元724。在g255(0)中，列733是选定列，由此识别从其向页面缓冲器提供位(bit255)的选定存储器单元734。控制器可通过向xpa组解码器提供选择列的列地址和选择set(0)的集合地址来选择列。
图7c描绘了在图7b的读取之后对图1d中的bank0的set(1)的组g0(1)、g1(1)…g255(1)的交叉点阵列x2中的示例性附加选定存储器单元的读取。在每个组中继续选择相同行。然而，选择新集合set(1)中的新列。
该第三读取操作涉及set(1)。在g0(1)中，列741是选定列，由此识别从其向页面缓冲器提供位(bit0)的选定存储器单元742。在g1(1)中，列751是选定列，由此识别从其向页面缓冲器提供位(bit1)的选定存储器单元752。在g255(1)中，列761是选定列，由此识别从其向页面缓冲器提供位(bit255)的选定存储器单元762。控制器可通过向xpa组解码器提供选择列的列地址和选择set(1)的集合地址来选择列。
一般来讲，多个集合的读取操作可以任何顺序发生。例如，读取操作可在一个集合中发生并且然后前进到另一个集合。在另一种方法中，读取操作在不同集合之间来回跳转。
在图7a中，列711、721和731通过第一列地址选择，并且表示响应于第一读取命令而执行的第一读取操作中的第一选定位线。在图7b中，列713、723和733通过第二列地址选择，并且表示响应于第二读取命令而执行的第二读取操作中的第二选定位线。在图7c中，列741、751和761通过附加列地址选择，并且表示响应于附加读取命令而执行的附加读取操作中的附加选定位线。
图7a至图7c提供了读取不同集合中的组的示例(一次一个集合)。当控制器向库提供集合地址时，可以任何顺序选择集合。这种方法可通过在存储器单元的不同集合上执行许多读取操作并同时保持行的选择来减小读取时间，并且由此通过避免选择新行来节省时间。此外，页面缓冲器和相关联的i/o电路可保持相对较小，因为它们的尺寸可被设定用于存储器单元的一个集合。
在图7a至图7c中，set(0)提供库中的交叉点阵列组的第一集合的示例，其中存储器单元712、722和732是第一选定存储器单元。set(1)提供库中的交叉点阵列组的第二集合的示例，其中存储器单元742、752和762是第二选定存储器单元。
图8a描绘了对图1e中的bank0的set(0)的交叉点阵列x0(0)、x1(0)…x255(0)中的示例性第一选定存储器单元的读取。还描绘了bank0的set(1)的xpax0(1)、x1(1)…x255(1)以及bank0的set(2)的xpax0(2)、x1(2)…x255(2)。set(3)至set(m-1)未描绘。
在该示例中，即使当前读取操作仅涉及这些集合中的一个，也在库的每个集合中选择行。例如，在每个组和集合中选择第一行。也就是说，行810、820…830为set(0)的x0(0)、x1(0)…x255(0)中的选定行，行840、850…860为set(1)的x0(1)、x1(1)…x255(1)中的选定行，并且行870、880…890为set(2)的x0(2)、x1(2)…x255(2)中的选定行。控制器可通过向xpa解码器210a提供选择行的行地址来选择行。
该第一读取操作涉及set(0)。在x0(0)中，列811是选定列，由此识别从其向页面缓冲器提供位(bit0)的选定存储器单元812。在x1(0)中，列821是选定列，由此识别从其向页面缓冲器提供位(bit1)的选定存储器单元822。在x255(0)中，列831是选定列，由此识别从其向页面缓冲器提供位(bit255)的选定存储器单元832。控制器可通过向xpa解码器210a提供选择列的列地址和选择set(0)的集合地址来选择列。
图8b描绘了在图8a的读取之后对图1e中的bank0的set(0)的交叉点阵列x0(0)、x1(0)…x255(0)中的示例性第二选定存储器单元的读取。保持行选择。该第二读取操作还涉及set(0)。在x0(0)中，列813是选定列，由此识别从其向页面缓冲器提供位(bit0)的选定存储器单元814。在x1(0)中，列823是选定列，由此识别从其向页面缓冲器提供位(bit1)的选定存储器单元824。在x255(0)中，列833是选定列，由此识别从其向页面缓冲器提供位(bit255)的选定存储器单元834。控制器可通过提供选择列的列地址和选择set(0)的集合地址来选择列。
图8c描绘了在图8b的读取之后对图1e中的bank0的set(1)的交叉点阵列x0(1)、x1(1)…x255(1)中的示例性附加选定存储器单元的读取。保持行选择。该第三读取操作涉及set(1)。在x0(1)中，列841是选定列，由此识别从其向页面缓冲器提供位(bit0)的选定存储器单元842。在x1(1)中，列851是选定列，由此识别从其向页面缓冲器提供位(bit1)的选定存储器单元852。在x255(1)中，列861是选定列，由此识别从其向页面缓冲器提供位(bit255)的选定存储器单元862。控制器可通过向xpa解码器210a提供选择列的列地址和选择set(1)的集合地址来选择列。
在图8a至图8c的示例中未读取第三集合(set(2))。可以在库中具有集合，其中选择字线但不发生读取操作，而对于库中的另一个集合确实发生读取操作。
图9a描绘了与图12的情况(1)一致的用于读取交叉点阵列组中的存储器单元的示例性过程的流程图。在步骤900处，控制器选择库、交叉点阵列(xpa)、行和列以用于读取。例如，这可以响应于从主机接收的读取命令。在将相关命令和地址发送到存储器单元的库(例如在xpa组解码器处)之前，可在控制器内部执行该步骤。在步骤901处，控制器向选定库发出激活命令以及xpa和行地址。激活命令向选定库通知正在提供行地址并且行解码器应被配置为选择对应字线。激活命令可类似于dram标准jedecddr5中使用的激活命令。
在步骤902处，选定库中的每个xpa组的xpa组解码器210配置选定xpa的行解码器以将字线读取电压vwl传递到选定字线(wl)，并且隔离剩余wl。例如，xpa组解码器可配置字线解码器晶体管和隔离晶体管，如结合图2a所讨论的。在步骤903处，控制器向选定库(例如在xpa组解码器处)发出读取命令和列地址。在步骤904处，作为响应，选定库中的每个xpa组的xpa组解码器配置选定xpa的列解码器以将位线读取电压vbl传递到选定位线(bl)，并且隔离剩余bl。在步骤905处，选定库中的每个xpa组的感测电路读取连接到选定wl和选定bl的选定存储器单元，并且将数据(例如，位)存储在页面缓冲器中。在步骤906处，控制器从选定库的页面缓冲器读取位，即来自每个xpa组的一位。
决定步骤907确定是否要读取选定行中的另一个存储器单元。如果决定步骤907为真，则控制器在步骤908处选择另一列以用于读取，并且执行步骤903。如果决定步骤907为假，则决定步骤909确定是否要读取另一个行中的另一个存储器单元。如果决定步骤909为假，则在步骤910处进行读取操作。如果决定步骤909为真，则重复步骤900，其中控制器选择库、交叉点阵列(xpa)、行和列以用于读取。
图9b描绘了与图12的情况(2)一致的用于读取交叉点阵列中的存储器单元的示例性过程的流程图。过程包括来自图9a的一些重复步骤，如重复的参考标号903和907-910所指示。在图9a中，步骤900a-902a和904a-906a分别类似于步骤900-902和904-906。
在步骤900a处，控制器选择库、行和列以用于读取。在一种方法中，不选择xpa，因为涉及所有xpa。在步骤901处，控制器向选定库(例如在xpa解码器210a处)发出激活命令和行地址。在一种方法中，可省略xpa地址。
在步骤902a处，选定库中的每个xpa的解码器210a配置行解码器以将字线读取电压vwl传递到选定字线(wl)，并且隔离剩余wl。在步骤904a处，选定库中的每个xpa的解码器配置列解码器以将位线读取电压vbl传递到选定位线(bl)，并且隔离剩余bl。在步骤905a处，选定库中的每个xpa的感测电路读取连接到选定wl和选定bl的选定存储器单元，并且将数据(例如，位)存储在页面缓冲器中。在步骤906处，控制器从选定库的页面缓冲器读取位，即来自每个xpa的一位。
图10a描绘了与图12的情况(3)一致的用于读取交叉点阵列组的不同集合中的存储器单元的示例性过程的流程图。在步骤1000处，控制器选择库、xpa组的集合、每个组内的xpa以及行和列以用于读取。例如，这可以响应于从主机接收的读取命令。在将相关命令和地址发送到存储器单元的库之前，可在控制器内部执行该步骤。在步骤1001处，控制器向选定库(例如在xpa组解码器处)中的xpa组的每个集合发出激活命令以及xpa和行地址。
在步骤1002处，xpa组的每个集合中的每个xpa组的xpa组解码器210配置选定xpa的行解码器以将vwl传递到选定wl，并且隔离剩余wl。在步骤1003处，控制器向xpa组的选定集合发出读取命令和列地址。在步骤1004处，xpa组的选定集合中的每个xpa组的xpa组解码器配置选定xpa的列解码器以将vbl传递到选定bl，并且隔离剩余bl。在步骤1005处，xpa组的选定集合中的每个xpa组的感测电路读取连接到选定wl和选定bl的选定存储器单元，并且将数据(例如，位)存储在页面缓冲器中。在步骤1006处，控制器从选定库的页面缓冲器读取位，即来自每个xpa组的一位。
决定步骤1007确定是否要读取xpa组的当前选定集合中的选定行中的另一个存储器单元。如果决定步骤1007为真，则控制器在步骤1008处选择另一列以用于读取。然后重复步骤1003，其中控制器向xpa组的当前集合发出读取命令和新的列地址。
如果决定步骤1007为假，则决定步骤1009确定是否要读取xpa组的另一个集合中的选定行中的另一个存储器单元。如果决定步骤1009为真，则控制器在步骤1010处选择选定库中的xpa组的另一个集合。然后重复步骤1003，其中控制器向xpa组的新集合发出读取命令和列地址。如果决定步骤1009为假，则决定步骤1011确定是否要读取另一个行中(xpa组的当前选定集合中或xpa组的另一个集合中)的另一个存储器单元。如果决定步骤1011为假，则在步骤1012处进行读取操作。如果步骤1011为真，则重复步骤1000。
决定步骤1007、1009和1011表示下一个读取操作的三种不同情况。决定步骤1007确定下一个读取操作是否在与先前读取操作相同的行、xpa组和集合中。决定步骤1009确定下一个读取操作是否在与先前读取操作相同的行中，但在xpa组的新集合中。决定步骤1011确定下一个读取操作是否在与先前读取操作的行不同的行中。
图10b描绘了与图12的情况(4)一致的用于读取交叉点阵列的不同集合中的存储器单元的示例性过程的流程图。过程包括来自图10a的一些重复步骤，如重复的参考标号1008和1012所指示。在图10a中，步骤1000a-1007a和1009a-1011a分别类似于步骤1000-1007和1009-1011。
在步骤1000a处，控制器选择库、xpa的集合以及行和列以用于读取。例如，这可以响应于从主机接收的读取命令。在将相关命令和地址发送到存储器单元的库之前，可在控制器内部执行该步骤。在步骤1001a处，控制器向选定库中的xpa的每个集合发出激活命令以及xpa和行地址。
在步骤1002a处，作为响应，xpa的每个集合中的每个xpa的xpa解码器210a配置行解码器以将vwl传递到选定wl，并且隔离剩余wl。在步骤1003a处，控制器向xpa的选定集合发出读取命令和列地址。在步骤1004a处，作为响应，xpa的每个选定集合的xpa解码器配置列解码器以将vbl传递到选定bl，并且隔离剩余bl。在步骤1005a处，xpa的选定集合中的每个xpa的感测电路读取连接到选定wl和选定bl的选定存储器单元，并且将数据(例如，位)存储在页面缓冲器中。在步骤1006a处，控制器从选定库的页面缓冲器读取位，即来自每个xpa的一位。
决定步骤1007a确定是否要读取xpa的当前选定集合中的选定行中的另一个存储器单元。如果决定步骤1007a为真，则控制器在步骤1008处选择另一列以用于读取。然后重复步骤1003a，其中控制器向xpa的当前集合发出读取命令和新的列地址。如果决定步骤1007a为假，则决定步骤1009a确定是否要读取xpa的另一个集合中的选定行中的另一个存储器单元。如果决定步骤1009a为真，则控制器在步骤1010a处选择选定库中的xpa的另一个集合。然后重复步骤1003a，其中控制器向xpa的新集合发出读取命令和列地址。如果决定步骤1009a为假，则决定步骤1011a确定是否要读取另一个行中(xpa的当前选定集合中或xpa的另一个集合中)的另一个存储器单元。如果决定步骤1011a为假，则在步骤1012处进行读取操作。如果决定步骤1011a为真，则重复步骤100a。
决定步骤1007a、1009a和1011a表示下一个读取操作的三种不同情况。决定步骤1007a确定下一个读取操作是否在与先前读取操作相同的行和xpa集合中。决定步骤1009a确定下一个读取操作是否在与先前读取操作相同的行中，但在xpa的新集合中。决定步骤1011a确定下一个读取操作是否在与先前读取操作的行不同的行中。
图11a至图11e的命令和地址可以由控制器120提供给xpa解码器210或210a。
图10c描绘了用于执行图9a的步骤902、图9b的步骤902a、图10a的步骤1002和图10b的步骤1002a的示例性过程的流程图。步骤1020包括将选定字线的字线解码器晶体管设置在导电状态。步骤1021包括将未选择字线的字线解码器晶体管设置在非导电状态。步骤1022包括将选定字线的字线隔离晶体管设置在非导电状态。步骤1023包括将未选择字线的字线隔离晶体管设置在导电状态。
图10d描绘了用于执行图9a的步骤904、图9b的步骤904a、图10a的步骤1004和图10b的步骤1004a的示例性过程的流程图。步骤1030包括将选定位线的位线解码器晶体管设置在导电状态。步骤1031包括将未选择位线的位线解码器晶体管设置在非导电状态。步骤1032包括将选定位线的位线隔离晶体管设置在非导电状态。步骤1033包括将未选择位线的位线隔离晶体管设置在导电状态。
图11a描绘了与图12的情况(2)和(4)一致的序列1100，其包括由控制器提供以选择行的命令和地址。控制器可向库发出激活命令1101以指示它们将遵循识别要选择的行的地址，例如用于读取操作。库地址1102识别为操作选择的一个或多个库。行地址1104识别库中的xpa的行。
图11b描绘了与图12的情况(1)和(3)一致的序列1110，其包括由控制器提供以选择存储器单元行的命令和地址。控制器可发出激活命令1101。库地址1102识别为操作选择的一个或多个库。xpa地址1103识别一组xpa内的选定xpa。行地址1104识别选定xpa的行。
图11c描绘了与图12的情况(1)和(2)一致的序列1120，其包括由控制器提供以执行读取操作并选择列的命令和地址。读取命令1131向库通知将遵循识别要选择的列的地址，例如用于读取操作。列地址1132选择列。
图11d描绘了与图12的情况(3)一致的序列1130，其包括由控制器提供以执行读取操作并选择xpa组的集合和列的命令和地址。发出读取命令1131。xpa组的集合的地址1141在库中的多个可用xpa组中选择xpa组的集合。列地址1132选择列。
图11e描绘了与图12的情况(4)一致的序列1140，其包括由控制器提供以执行读取操作并选择xpa的集合和列的命令和地址。发出读取命令1131。xpa的集合的地址1151在库中的多个可用xpa集合中选择xpa的集合。列地址1132选择列。
图12描绘了关于组和集合的使用的交叉点阵列(xpa)的示例性情况，其中交叉引用附图。在情况(1)中，xpa分组并且不在集合中。这种情况与图1a、图5a、图5b、图9a、图11b和图11c一致。在情况(2)中，xpa不分组并且不在集合中。这种情况与图1c、图6a、图6b、图9b、图11a和图11c一致。在情况(3)中，xpa分组并且在集合中。这种情况与图1d、图7a至图7c、图10a、图11b和图11d一致。在情况(4)中，xpa不分组，但在集合中。这种情况与图1e、图8a、图8b、图10b、图11a和图11e一致。
因此，可以看出，在一个具体实施中，一种装置包括：
库中的交叉点阵列组的第一集合，交叉点阵列组的所述第一集合中的每个组包括第一组解码器和选定交叉点阵列，并且每个选定交叉点阵列包括非易失性存储器单元；对于交叉点阵列组的所述第一集合中的每个组中的每个选定交叉点阵列，连接到所述第一组解码器的行解码器和列解码器，连接到所述行解码器和所述选定交叉点阵列的非易失性存储器单元的字线，以及连接到所述列解码器和所述选定交叉点阵列的所述非易失性存储器单元的位线，所述字线包括连接到第一选定存储器单元的选定字线，并且所述位线包括连接到所述第一选定存储器单元的选定位线；以及控制器，所述控制器连接到每个第一组解码器。
为了读取每个第一选定存储器单元，所述控制器被配置为：向所述第一组解码器发出激活命令、行地址和交叉点阵列地址，从而配置所述选定交叉点阵列的所述行解码器以将字线读取电压传递到所述选定字线，所述选定交叉点阵列由所述交叉点阵列地址识别，并且所述选定字线由所述行地址识别；以及向所述第一组解码器发出第一读取命令和第一列地址，从而配置所述选定交叉点阵列的所述列解码器以将位线读取电压传递到所述选定位线，所述选定位线由所述第一列地址识别。
在另一个具体实施中，一种方法包括：在交叉点阵列组的所述第一集合中的每个组处接收激活命令、行地址和交叉点阵列地址，交叉点阵列组的所述第一集合中的每个组包括非易失性存储器单元、连接到行解码器的字线和连接到列解码器的位线；响应于接收到所述激活命令、所述行地址和所述交叉点阵列地址，对于交叉点阵列组的所述第一集合中的每个组，配置由所述交叉点阵列地址识别的选定交叉点阵列的行解码器以将字线读取电压传递到由所述行地址识别的选定字线；响应于在交叉点阵列组的所述第一集合中的每个组处接收到第一读取命令和第一列地址，配置所述选定交叉点阵列的列解码器以将位线读取电压传递到由所述第一列地址识别的选定位线，并且读取连接到所述选定字线和所述选定位线的第一选定存储器单元；以及在读取交叉点阵列组的所述第一集合中的每个组中的所述第一选定存储器单元之后继续配置所述行解码器，至少直到读取交叉点阵列组的所述第一集合中的每个组中的第二选定存储器单元，其中在交叉点阵列组的所述第一集合中的每个组处不再接收所述行地址，所述第二选定存储器单元连接到所述选定字线。
在另一个具体实施中，一种装置包括：控制器，所述控制器被配置为：发出命令以配置交叉点阵列的第一集合和交叉点阵列的第二集合的行解码器；发出第一命令以配置交叉点阵列的所述第一集合的列解码器以用于读取交叉点阵列的所述第一集合中的选定非易失性存储器单元；以及发出第二命令以配置交叉点阵列的所述第二集合的列解码器以用于读取交叉点阵列的所述第二集合中的选定非易失性存储器单元，而不向交叉点阵列的所述第二集合重新发出配置所述行解码器的命令。所述装置还包括：用于响应于配置所述行解码器的命令而配置交叉点阵列的所述第一集合的相应行解码器以用于进行读取的装置；用于响应于配置所述行解码器的命令而配置交叉点阵列的所述第二集合的相应行解码器以用于进行读取的装置；用于响应于所述第一命令而配置交叉点阵列的所述第一集合的相应列解码器以用于进行读取的装置；以及用于响应于所述第二命令而配置交叉点阵列的所述第二集合的相应列解码器以用于进行读取的装置。
用于配置相应行解码器的装置可包括例如xpa组解码器210或xpa解码器210a、字线解码器晶体管wd0-wd3和字线隔离晶体管w0-w3。用于配置相应行解码器的装置可执行图10c的流程图的过程。
用于配置相应列解码器的装置可包括例如xpa组解码器210或xpa解码器210a、位线解码器晶体管bd0-bd3和位线隔离晶体管b0-b3。用于配置相应列解码器的装置可执行图10d的流程图的过程。
已出于例证和描述的目的提出本发明的上述具体实施方式。它并非旨在是穷尽的或将本发明限制为所公开的精确形式。鉴于上述教导内容，许多修改和变型是可能的。选择所描述的实施方案是为了最好地解释本发明的原理及其实际应用，从而使得本领域的其他技术人员能够在各种实施方案中以及适合于预期的特定用途的各种修改中最好地利用本发明。本发明的范围旨在由所附权利要求书限定。
本文用于企业家、创业者技术爱好者查询，结果仅供参考。
