半导体结构的制备方法及半导体结构与流程

1.本发明涉及半导体制造技术领域，特别是涉及半导体结构的制备方法及半导体结构。


背景技术：

2.随着半导体集成电路器件技术的不断发展，市场对半导体产品的良率及可靠性的要求不断提高。
3.然而，在传统互补式金属氧化物半导体(complementary metal oxide semiconductor，coms)器件的工艺制程中，coms的栅极氧化层形成后需要进行离子掺杂以提高栅极的电学性能，掺杂的不均匀性导致后续在刻蚀异质结构的过程中产生栅极侧壁倾斜或扭曲现象，影响coms器件工作过程中的电场均匀性，严重影响产品良率及工作可靠性。


技术实现要素：

4.基于此，有必要针对上述背景技术中的问题，提供一种半导体结构的制备方法及半导体结构，避免掺杂的不均匀性导致后续在刻蚀异质结构的过程中产生栅极侧壁倾斜或扭曲现象，有效地优化栅极形貌，提高制成半导体产品的良率及可靠性。
5.为实现上述目的及其他相关目的，本技术的一方面提供一种半导体结构的制备方法，包括如下步骤：
6.提供上表面形成有栅极图形结构的衬底；
7.至少于所述栅极图形结构的侧壁形成栅极侧壁保护层；
8.对所述栅极图形结构执行离子注入；
9.至少于所述栅极图形结构的上表面形成栅极导电层。
10.于上述实施例中的半导体结构的制备方法中，在栅极图形结构的侧壁形成栅极侧壁保护层之后，经由栅极图形结构的顶部对栅极图形结构执行离子注入，以于栅极图形结构内形成掺杂栅极材料层，然后再于所述栅极图形结构的上表面形成栅极导电层。由于在离子注入之后，刻蚀形成的异质结构的过程中，栅极图形结构的侧壁被栅极侧壁保护层覆盖保护，避免了掺杂的不均匀性导致后续在刻蚀异质结构的过程中产生栅极侧壁倾斜或扭曲现象，有效地优化栅极形貌，提高制成半导体产品的良率及可靠性。
11.本技术的另一方面提供一种半导体结构，包括衬底、栅极侧壁保护层及栅极导电层，衬底的上表面形成有栅极图形结构；栅极侧壁保护层至少覆盖所述栅极图形结构的侧壁，其中，所述栅极图形结构内形成有掺杂栅极材料层；栅极导电层至少覆盖所述栅极图形结构的上表面。由于在离子注入之后，刻蚀形成的异质结构的过程中，栅极图形结构的侧壁被栅极侧壁保护层覆盖保护，避免了掺杂的不均匀性导致后续在刻蚀异质结构的过程中产生栅极侧壁倾斜或扭曲现象，有效地优化栅极形貌，提高制成半导体产品的良率及可靠性。
附图说明
12.为了更好地描述和说明这里公开的那些申请的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的申请、目前描述的实施例和/或示例以及目前理解的这些申请的最佳模式中的任何一者的范围的限制。
13.图1显示为本技术实施例中提供的一种半导体结构的制备方法的流程图。
14.图2至图3显示为本技术实施例中提供的一种半导体结构的制备方法中步骤s1所得结构的截面结构示意图。
15.图4至图5显示为本技术实施例中提供的一种半导体结构的制备方法中步骤s2所得结构的截面结构示意图。
16.图6显示为本技术实施例中提供的一种半导体结构的制备方法中步骤s3所得结构的截面结构示意图。
17.图7至图12显示为本技术实施例中提供的一种半导体结构的制备方法中步骤s4所得结构的截面结构示意图；
18.附图标记说明：
19.10、衬底；11、沟槽；12、介质材料层；13、栅极氧化层；141、栅极材料层；14、栅极图形结构；15、第一图形化光刻胶层；161、第一保护材料层；16、栅极侧壁保护层；171、导电材料层；17、栅极导电层；181、第二保护材料层；18、顶部保护层；191、第一掩膜层；19、第一图形化掩膜层；201、第二掩膜层；202、第三掩膜层；203、第二图形化光刻胶层。
具体实施方式
20.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的首选实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本技术的公开内容更加透彻全面。
21.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
22.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
23.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下
面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
24.在此使用的术语的目的仅在于描述具体实施例并且不作为本技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
25.这里参考作为本技术的理想实施例(和中间结构)的示意图的横截面图来描述申请的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本技术的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本技术的范围。
26.请参阅图1
‑
图12。需要说明的是，本实施例中所提供的图示仅以示意方式说明本技术的基本构想，虽图示中仅显示与本技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
27.请参阅图1，在本技术的一个实施例中，提供了一种半导体结构的制备方法，包括如下步骤：
28.步骤s1：提供上表面形成有栅极图形结构的衬底；
29.步骤s2：至少于所述栅极图形结构的侧壁形成栅极侧壁保护层；
30.步骤s3：对所述栅极图形结构执行离子注入；
31.步骤s4：至少于所述栅极图形结构的上表面形成栅极导电层。
32.具体地，请继续参阅图1，在栅极图形结构的侧壁形成栅极侧壁保护层之后，经由栅极图形结构的顶部对栅极图形结构执行离子注入，以于栅极图形结构内形成掺杂栅极材料层，然后再于所述栅极图形结构的上表面形成栅极导电层。由于在离子注入之后，刻蚀形成的异质结构的过程中，栅极图形结构的侧壁被栅极侧壁保护层覆盖保护，避免了掺杂的不均匀性导致后续在刻蚀异质结构的过程中产生栅极侧壁倾斜或扭曲现象，有效地优化栅极形貌，提高制成半导体产品的良率及可靠性。
33.在步骤s1中，请参阅图1中的s1步骤、图2及图3，提供上表面形成有栅极图形结构14的衬底10，衬底10可以包括但不仅限于半导体材料(例如，硅、锗或硅锗等)或iii
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v化合物(例如，gap、gaas或gasb等)。在一些实施例中，衬底10可以为绝缘体上硅(soi)衬底或绝缘体上锗(goi)衬底。本领域的技术人员可以根据衬底10上形成的晶体管类型选择衬底类型，因此衬底10的类型不应限制本技术的保护范围。
34.作为示例，请继续参阅图1中的s1步骤、图2及图3，步骤s1可以包括如下步骤：
35.步骤s11：提供衬底10，衬底10内具有沟槽11，沟槽11内填充满介质材料层12；
36.步骤s12：形成栅极氧化层13，栅极氧化层13覆盖衬底10的上表面及介质材料层12的上表面；
37.步骤s13：于栅极氧化层13的上表面形成栅极材料层141，并于栅极材料层141的上表面形成第一图形化光刻胶层15；
38.步骤s14：基于第一图形化光刻胶层15刻蚀栅极材料层141，以形成栅极图形结构14。
39.作为示例，步骤s11中的沟槽11的数量可以为多个，各沟槽11的深度可以相同，也可以不同；各沟槽11的宽度可以相同，也可以不同；沟槽11的深度小于衬底10的厚度。
40.作为示例，步骤s12中可以采用沉积工艺形成覆盖衬底10的上表面及介质材料层12的上表面的栅极氧化层13。栅极氧化层13的材料可以包括但不限于二氧化硅。
41.作为示例，步骤s13中可以采用沉积工艺于栅极氧化层13的上表面形成栅极材料层141，并于栅极材料层141的上表面形成第一图形化光刻胶层15。
42.作为示例，步骤s14中可以采用干法刻蚀工艺基于第一图形化光刻胶层15刻蚀栅极材料层141，以形成栅极图形结构14。在本实施例中，采用的干法刻蚀工艺的参数包括：气体包括碳氟气体、hbr和cl2中的一种或多种、以及载气，所述碳氟气体包括cf4、chf3、ch2f2或ch3f，所述载气为惰性气体，例如he。
43.作为示例，请继续参阅图3，相邻栅极图形结构14的下表面的栅极氧化层13的厚度可以不相等，例如，可以设置厚度d1不等于厚度d2。在本技术的其它实施例中，也可以设置厚度d1＝厚度d2。
44.请参阅图1中的s2步骤、图4及图5，步骤s2中至少于栅极图形结构14的侧壁形成栅极侧壁保护层16，包括：
45.步骤s21：形成第一保护材料层161，第一保护材料层161覆盖所述栅极图形结构14的上表面、侧壁及栅极氧化层13的上表面；
46.步骤s22：去除位于栅极氧化层13的上表面的及位于栅极图形结构14的上表面的第一保护材料层161，保留的第一保护材料层161构成栅极侧壁保护层16。
47.作为示例，步骤s21中可以采用沉积工艺形成第一保护材料层161，第一保护材料层161覆盖所述栅极图形结构14的上表面、侧壁及栅极氧化层13的上表面；第一保护材料层161的材料包括但不限于氮化硅。
48.作为示例，步骤s22中可以采用干法刻蚀工艺去除位于栅极氧化层13的上表面的及位于栅极图形结构14的上表面的第一保护材料层161，保留的第一保护材料层161构成栅极侧壁保护层16。
49.请参阅图1中的s3步骤及图6，步骤s3中对栅极图形结构14执行离子注入的步骤包括：
50.步骤s31：对相邻栅极图形结构14执行不同导电类型的离子注入。
51.作为示例，请继续参阅图1中的s3步骤及图6，对相邻栅极图形结构14分别执行p型离子注入、n型离子注入，以形成异质结构。
52.请参阅图1中的s4步骤及图7，步骤s4中至少于栅极图形结构14的上表面形成栅极导电层17可以包括：
53.步骤s41，形成导电材料层171，导电材料层171覆盖栅极图形结构14的上表面、栅极侧壁保护层16的上表面及侧壁、栅极氧化层13的上表面；
54.步骤s42，去除覆盖栅极侧壁保护层16及栅极氧化层13的上表面的导电材料层
171，保留的导电材料层171构成栅极导电层17。
55.作为示例，步骤s41中可以采用沉积工艺形成导电材料层171，导电材料层171覆盖栅极图形结构14的上表面、栅极侧壁保护层16的上表面及侧壁、栅极氧化层13的上表面。导电材料层171的材料包括但不限于氮化钛、钛、硅化钨和钨中的一种或多种。
56.作为示例，步骤s42中可以采用干法刻蚀工艺去除覆盖栅极侧壁保护层16及栅极氧化层13的上表面的导电材料层171，保留的导电材料层171构成栅极导电层17。
57.作为示例，在本技术的一个实施例中，步骤s4之后还包括：
58.步骤s5：于所述栅极导电层的上表面形成顶部保护层。
59.作为示例，请参阅图7
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图12，步骤s5中形成顶部保护层18的步骤包括：
60.步骤s51：形成导电材料层171，导电材料层171覆盖栅极图形结构14的上表面、栅极侧壁保护层16的上表面及侧壁、栅极氧化层13的上表面；
61.步骤s52：于导电材料层171的上表面形成第二保护材料层181，第二保护材料层181的上表面高于栅极图形结构14的上表面；
62.步骤s53：于第二保护材料层181的上表面形成第一图形化掩膜层19；
63.步骤s54：基于第一图形化掩膜层19刻蚀第二保护材料层181，以形成顶部保护层18。
64.作为示例，步骤s51中形成导电材料层171的材料可以包括氮化钛、钛、硅化钨和钨中的一种或多种。
65.作为示例，步骤s52中可以采用沉积工艺于导电材料层171的上表面形成第二保护材料层181，第二保护材料层181的上表面高于栅极图形结构14的上表面。第二保护材料层181的材料可以包括但不限于氮化硅。
66.作为示例，请继续参阅图9
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图12，步骤s53中于第二保护材料层181的上表面形成第一图形化掩膜层19，包括：
67.步骤s531：于第二保护材料层181的上表面形成第一掩膜层191；
68.步骤s532：于第一掩膜层191的上表面形成第二图形化光刻胶层203；
69.步骤s533：基于第二图形化光刻胶层203刻蚀第一掩膜层191，以形成第一图形化掩膜层19。
70.作为示例，步骤s531中第一掩膜层191的材料可以包括但不限于二氧化硅。
71.作为示例，步骤s532中形成的第二图形化光刻胶层203可以包括抗反射层(未图示)，所述抗反射层包括薄硅抗反射层(si
‑
arc)、有机材料底部抗反射层(organic barc)、介质抗反射层(darc)或者有机底部抗反射层和介质抗反射层的组合。
72.作为示例，步骤s533中形成的第一图形化掩膜层19可以包括硬掩膜层，硬掩膜层可以是单层结构，也可以是多层堆叠结构，其材质可以是氧化硅。
73.作为示例，请继续参阅图9
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图12，步骤s531中于第二保护材料层181的上表面形成第一掩膜层191之后，包括：
74.步骤s5312：于第一掩膜层191的上表面依次形成第二掩膜层201和第三掩膜层202；
75.步骤s5313：于第三掩膜层202的上表面形成第二图形化光刻胶层203；
76.步骤s5314：基于第二图形化光刻胶层203刻蚀第三掩膜层202和第二掩膜层201，
以形成第二图形化掩膜层(未图示)；
77.步骤s5315：基于所述第二图形化掩膜层刻蚀第一掩膜层191，以形成第一图形化掩膜层19。
78.作为示例，步骤s5312中第二掩膜层201的材料可以包括但不限于碳，第三掩膜层202的材料可以包括但不限于氮氧化硅。
79.作为示例，步骤s54中形成顶部保护层18之后，还包括去除覆盖栅极侧壁保护层16及栅极氧化层13的上表面的导电材料层171的步骤，使得保留的导电材料层171构成栅极导电层17。
80.作为示例，形成栅极侧壁保护层16的材料与形成顶部保护层18的材料可以相同，例如，在本技术的一个实施例中，形成栅极侧壁保护层16的材料与形成顶部保护层18的材料均包括氮化硅。
81.作为示例，栅极侧壁保护层16的厚度可以为1nm
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5nm，例如，栅极侧壁保护层16的厚度可以为1nm、2nm、3nm、4nm或5nm。
82.作为示例，顶部保护层18的厚度大于或等于栅极侧壁保护层16的厚度，以避免在后续的刻蚀过程中对栅极图形结构14造成损伤。
83.作为示例，本技术实施例中的沉积工艺可以为流体化学气相沉积(flowable chemical vapor deposition，fcvd)工艺、高密度等离子沉积(high density plasma，hdp)工艺、等离子体增强沉积工艺及原子层沉积工艺中的一种或多种。
84.请参阅图12，在本技术的一个实施例中，提供了一种半导体结构，包括衬底10、栅极侧壁保护层16及栅极导电层17，衬底10的上表面形成有栅极图形结构14；栅极侧壁保护层16至少覆盖所述栅极图形结构14的侧壁，其中，所述栅极图形结构14内形成有掺杂栅极材料层；栅极导电层17至少覆盖所述栅极图形结构14的上表面。由于在离子注入之后，刻蚀形成的异质结构的过程中，栅极图形结构14的侧壁被栅极侧壁保护层16覆盖保护，避免了掺杂的不均匀性导致后续在刻蚀异质结构的过程中产生栅极侧壁倾斜或扭曲现象，有效地优化栅极形貌，提高制成半导体产品的良率及可靠性。
85.作为示例，请继续参阅图12，所述的半导体结构还包括顶部保护层18，顶部保护层18覆盖所述栅极导电层17的上表面，以避免后续工艺制程对栅极图形结构14造成损伤。
86.请注意，上述实施例仅出于说明性目的而不意味对本技术的限制。
87.应该理解的是，除非本文中有明确的说明，所述的步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，所述的步骤的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
88.本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
89.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
90.以上所述实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并
不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权利要求为准。