半导体装置结构的制作方法

1.本发明实施例涉及半导体技术，尤其涉及半导体装置的形成方法。


背景技术：

2.半导体集成电路(ic)产业经历了快速成长。ic材料和设计方面的技术进步已经产生了几代ic，其中每一代都比上一代具有更小且更复杂的电路。集成电路演进期间，功能密度(例如，单位芯片面积的互连装置数目)通常会增加而部件尺寸(例如，可使用工艺生产的最小元件或线)却减少。此微缩化的过程通常会以增加生产效率与降低相关成本而提供助益。然而，此微缩化也会伴随着更为复杂的设计与将集成电路纳入装置的工艺。工艺上对应的进展使更为复杂的设计得以精确与可靠的方式所制造。
3.尽管在材料和制造技术方面取得了进步，但是在像是金属氧化物半导体场效晶体管(mosfet)装置的平面装置的缩放上已证明具有挑战性。为了克服这些挑战，开发了非平面晶体管，其例示为鳍式场效晶体管(finfet)和全环绕栅极(gaa)晶体管。非平面晶体管的优点包含减少的短通道效应、减少的电流泄漏和更高的电流。为了进一步提升这种非平面晶体管的性能，推动使用高迁移率通道。作为一例示，硅锗合金由于其高载子迁移率而成为很有前景的通道材料。晶体管的缩放在互连结构中也面临包含电阻和rc延迟的挑战。举例而言，互连结构的各种导电部件，像是接触物、导孔或金属线，具有较小的尺寸，从而导致高接触电阻。常规的导电部件还包含阻挡层，其进一步减小了接触孔的尺寸。此外，金属填充是所关注的另一挑战，例如空隙或其他缺陷。
4.因此，尽管现有装置和互连结构已经大致足以满足预期目的，但是它们在每个方面都不是完全令人满意的。


技术实现要素：

5.本公开实施例的目的在于提出一种半导体装置结构，以解决上述至少一个问题。
6.在一个例示方式中，本公开提供一种半导体装置结构。半导体装置结构包含：凸出于半导体基板之上的鳍有源区域；设置于鳍有源区域上的栅极堆叠物，其中栅极堆叠物包含栅极电介质层以及栅极电极；形成于鳍有源区域上且栅极堆叠物插入于其间的源极/漏极(s/d)部件；以及电性连接至栅极电极以及s/d部件中的其一的导电部件。导电部件包含：第一金属的底部金属部件；于底部金属部件上方的第二金属的顶部金属部件，其中第二金属的组成不同于第一金属；围绕顶部金属部件以及底部金属部件两者的阻挡层；以及围绕顶部金属部件且使顶部金属部件与底部金属部件以及阻挡层分开的衬层。
7.在另一个例示方式中，本公开提供一种半导体装置结构的制造方法。方法包含：形成沟槽于半导体基板上的电介质层中；形成阻挡层于沟槽的侧壁以及底表面上；形成第一金属的底部金属部件于阻挡层上，其中底部金属部件形成于沟槽的底部部分上；沉积衬层于底部金属部件以及阻挡层的侧壁上；以及形成第二金属的顶部金属部件于衬层上，其中顶部金属部件填充沟槽，且其中第二金属的组成不同于第一金属。
8.在又一个例示方式中，本公开提供一种半导体装置结构。半导体装置结构包含：具有有源区域的半导体基板；设置于有源区域上的栅极堆叠物，其中栅极堆叠物包含栅极电介质层以及栅极电极；形成于有源区域上且设置于栅极堆叠物的边缘上的源极/漏极(s/d)部件；以及电性连接至栅极电极以及s/d部件中的其一的导电部件。导电部件包含：第一金属的底部金属部件；于底部金属部件上方的第二金属的顶部金属部件，其中第二金属的组成不同于第一金属；以及围绕顶部金属部件以及底部金属部件两者的阻挡层，其中衬层使顶部金属部件与底部金属部件以及阻挡层分开。
附图说明
9.根据以下的详细说明并配合所附附图做完整公开。应注意的是，根据本产业的一般作业，图示并未必按照比例绘制。事实上，可能任意的放大或缩小元件的尺寸，以做清楚的说明。
10.图1显示根据实施例的半导体装置结构的立体图；
11.图2a
‑
图2b分别显示根据各种实施例的栅极堆叠结构与多层导电部件的剖面图；
12.图3显示根据各种实施例的接触部件的剖面图；
13.图4、图5、图6、图7以及图8显示根据实施例的半导体装置结构的剖面图；以及
14.图9为根据各种实施例的半导体装置结构的制作方法的流程图。
15.附图标记如下：
16.100:半导体装置结构
17.102:基板
18.104:鳍结构
19.106:隔离结构
20.108:电介质层
21.110:栅极电极
22.112:间隔物
23.114:s/d部件
24.120:互连结构
25.122:多层导电部件
26.124:导电部件
27.202:覆盖层
28.204:功函数层
29.206,312:籽晶层
30.208:金属填充层
31.210:接触部件
32.212:硅化物层
33.214:导孔部件
34.216:接触蚀刻停止层(cesl)
35.218,220:层间电介质(ild)层
36.221:蚀刻停止层(esl)
37.222:阻挡层
38.224:底部金属部件
39.226:衬层
40.228:顶部金属部件
41.310:阻挡层
42.314:导电芯
43.402:沟槽
44.900:方法
45.902
‑
922,932
‑
940:操作
具体实施方式
46.以下的公开内容提供许多不同的实施例或范例以实施本案的不同特征。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，若是本公开书叙述了一第一特征形成于一第二特征之上或上方，即表示其可能包含上述第一特征与上述第二特征是直接接触的实施例，亦可能包含了有附加特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与第二特征可能未直接接触的实施例。另外，以下公开书不同范例可能重复使用相同的参考符号及/或标记。这些重复是为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
47.另外，以下公开书不同范例可能重复使用相同的参考符号及/或标记。这些重复是为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。此外，以下公开书中，在另一部件上、连接及/或耦合到另一部件的形成可包含其中部件形成为直接接触的实施例，并且还可包含其中可于部件中间形成附加部件，以使部件可能不直接接触的实施例。此外，其与空间相关用词。例如“低”、“较上”、“水平”、“垂直”、“上”、“上方”、“下方”、“之下”、“上”、“下”、“顶”、“底”等及类似的用词(例如，“水平地”、“向下地”、“向上地”等)是为了便于描述图示中一个元件或特征与另一个(些)元件或特征之间的关系。这些空间相关用词意欲涵盖包含特征的装置的不同方位。进一步地，当用“约”、“大约”等描述一个数值或一个数值范围时，该用语旨在涵盖在包含所述数值在内的合理范围内的数值，例如在所述数值的 /
‑
10％之内或本领域技术人员理解的其他数值。例如，用语“约5nm”涵盖从4.5nm至5.5nm的大小范围。
48.ic制造工艺流程通常被分为三大类：前段工艺(feol)、中段工艺(meol)和后段工艺(beol)。feol通常涵盖与制造ic装置(像是晶体管)有关的工艺。举例而言，feol工艺可包含形成隔离部件、栅极结构以及源极和漏极部件(通常称为源极/漏极部件)。meol通常涵盖与制造对ic装置的导电部件(或导电区域)的接触物(contact)有关的工艺，例如与栅极结构及/或源极/漏极部件的接触物。beol通常涵盖与制造互连结构有关的工艺，所述的互连结构使feol工艺制造的ic部件(在此称为feol部件或结构)和meol工艺制造的ic部件(在此称为meol部件或结构)互连，借以实现ic装置的操作。举例而言，beol工艺可包含形成有助于ic装置的操作的多层互连部件。此种多层互连部件可包含用于芯片到封装物的连接的接触物、绝缘层(电介质)、金属片以及接合位点。本公开探索了互连元件的结构以及在meol工艺及/或beol工艺期间形成互连元件以提高ic装置性能的方法。特别是，本公开提出了零金
属(metal
‑
zero，m0)的结构及其制成方法。互连结构包含分布于多重金属层(从底到顶为m0、m1、m2、
…
)以提供水平路径的金属线、分布于金属层之间以提供垂直路径的导孔以及接触物以提供上覆的导电部件(像是导孔)和装置部件(像是晶体管的栅极、源极和漏极)之间的连接。互连结构的效用降低了电阻、增加了粘着性及阻挡效应、并改善了气体填充。
49.图1示出根据实施例的半导体装置结构100的立体图。在图1的例示中，半导体装置结构100包含鳍式场效晶体管(finfet)装置以及形成于finfet装置上的互连结构120。互连结构120电性连接finfet装置以及其他装置(像是其他finfet装置及/或电容器)至功能性电路。互连结构120包含各种导电部件，特别是多层导电部件122。多层导电部件122通过下面的导电部件124(像是接触物以及导孔)电性连接至finfet装置的装置部件且电性连接至上覆导电部件(像是金属线以及导孔)以提供电信号或电源至相应的s/d部件114。为了清楚以及简化起见，图1中未显示互连结构120的其他导电部件。图1的finfet装置可在feol工艺中制造，而接触部件可形成于meol工艺中。在一些实施例中，半导体装置结构100可包含于集成电路(ic)装置中或为ic装置的一部分。例示性的ic装置包含静态随机存取存储器(sram)及/或其他逻辑电路。半导体装置结构100可电性及/或通信耦接至无源组件(例如，电阻器、电容器及/或电感器)及/或其他有源组件(例如，p型场效晶体管(pfet)、n型场效晶体管(nfet)、finfet、金属氧化物半导体场效晶体管(mosfet)、互补性金属氧化半导体(cmos)晶体管、双极晶体管、高电压晶体管、高频晶体管及/或其他记忆胞)。本公开不限于任何具体数量的装置或装置区域或任何具体的装置配置。
50.半导体装置结构100包含基板102。基板102可由硅或其他半导体材料制成。替代地或附加地，基板102可包含像是锗的其他基本半导体材料。在一些实施例中，基板102是由像是碳化硅、砷化镓、砷化铟、或磷化铟的化合物半导体制成。在一些实施例中，基板102由像是硅锗、碳化硅锗、磷砷化镓或磷化铟镓的合金半导体制成。在一些实施例中，基板102包含外延层。举例而言，基板102具有上覆于块状半导体的外延层。在一些例示中，基板102可包含绝缘体上覆半导体基板，像是绝缘体上覆硅(soi)、绝缘体上覆硅锗(sgoi)、绝缘体上覆锗(goi)基板。
51.半导体装置结构100亦包含自基板102延伸的一或多个鳍结构104(例如，si鳍片)。为了清楚以及简化起见，图1中仅显示一个鳍结构104。可使用任何适合的方法来形成鳍结构104。举例而言，鳍结构104可使用一或多个光刻工艺形成，包含双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺与光刻以及自对准工艺结合以制作图案，其中图案具有例如，比使用单个直接光刻工艺可获得的间距小的间距。举例而言，在一个实施例中，形成牺牲层于基板上方并使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔物。然后移除牺牲层，且可接着使用剩余的间隔物或材料来图案化鳍片。可进行可包含干蚀刻及/或湿蚀刻的多重蚀刻工艺来图案化。其中形成鳍结构104的区域可用以通过后续工艺形成有源装置且因此称为有源区域。
52.半导体装置结构100包含隔离结构106，其可为浅沟槽隔离(sti)部件。在一些例示中，隔离结构106的形成包含于有源区域之间蚀刻沟槽至基板102并以一或多个电介质材料，像是氧化硅、氮化硅、氮氧化硅、其他适合的材料、或其组合来填充沟槽。可使用像是化学气相沉积(cvd)工艺、原子层沉积(ald)工艺、物理气相沉积(pvd)工艺、等离子体增强cvd(pecvd)工艺、等离子体增强ald(peald)工艺及/或其组合来沉积隔离结构106。隔离结构
106可具有多层结构，像是基板102上方的热氧化物衬层以及热氧化物衬层上方的填充层(例如，氮化硅或氧化硅)。替代地，隔离结构106可使用任何其他隔离形成技术来形成。如于图1中所示地，鳍结构104的下部分被隔离结构106围绕，而鳍结构104的上部分自隔离结构106凸出。换句话说，部分的鳍结构104嵌于隔离结构106中。隔离结构106防止相邻晶体管装置之间的电干扰或串扰。
53.半导体装置结构100进一步包含与鳍结构104的通道区域接合的栅极堆叠结构。栅极堆叠结构包含栅极电介质层108以及栅极电极110。间隔物112形成于栅极堆叠结构的相对侧壁上。在一个例示中，栅极电极110为含金属栅极电极而栅极电介质层108为高k电介质材料。
54.在进一步的例示中，栅极电极110为金属栅极电极，而栅极电介质层108为高k电介质层108。在此种实施例中，栅极堆叠结构可进一步包含覆盖层202、功函数层204、籽晶层206以及金属填充层208，如图2a所示。注意图2a为沿着图1所示的线a
‑
a’截取的剖面图。图2a亦显示形成于栅极堆叠结构的相对侧壁上的间隔物112。在图2a的例示中，栅极电介质层108可包含具有的介电常数大于sio2的介电常数(大约3.9)的电介质材料。举例而言，栅极电介质层108可包含氧化铪(hfo2)，其具有范围于约18至约40中的介电常数。作为其他各种例示，栅极电介质层108可包含zro2、y2o3、la2o5、gd2o5、tio2、ta2o5、hfero、hflao、hfyo、hfgdo、hfalo、hfzro、hftio、hftao、srtio、氮化金属、或其组合。可通过任何适合的工艺，像是分子束沉积(mbd)、cvd、pecvd、pvd、ald、或其组合来形成栅极电介质层108。栅极电介质层108可进一步包含形成于鳍结构104的通道区域以及高k电介质层之间的界面层，像是氧化硅。
55.覆盖层202形成在栅极电介质层108上且可包含像是氮化钛的导电材料，虽然可替代地利用像是氮化钽、钛、钽等其他材料。可使用像是pecvd的cvd工艺来形成覆盖层202。行成功函数层204于覆盖层202上方。在p型finfet装置中，p型功函数层可使用且可包含tin、tan、ru、mo、al、wn、zrsi2、mosi2、tasi2、nisi2、wn、其他适合的p型功函数材料、或其组合。在n型finfet装置中，n型功函数层可使用且可包含ti、ag、taal、taalc、tialn、tac、tacn、tasin、mn、zr、其他适合的n型功函数材料、或其组合。在一些实施例中，可省去功函数层204。籽晶层206可形成于覆盖层202(或功函数层204(如果有的话))上方。籽晶层206可包含铜(cu)、钛(ti)、钽(ta)、氮化钛(tin)、氮化钽(tan)等或其组合，且可通过ald、溅射、物理气相沉积(pvd)等来沉积。
56.金属填充层208可形成于籽晶层206上方。金属填充层208包含铝、钨、铜或其他适合的金属。金属填充层208通过像是镀覆、pvd、cvd、或ald的适合的技术沉积。在其中栅极堆叠结构包含金属栅极电极于高k电介质层上方的所述例示中，金属填充层208可包含任何适合的材料，像是氮化钛(tin)、氮化钽(tan)、铝化钛(tial)、氮化铝钛(tialn)、铝化钽(taal)、氮化铝钽(taaln)、碳化铝钽(taalc)、碳氮化钽(tacn)、铝(al)、钨(w)、铜(cu)、钴(co)、镍(ni)、铂(pt)或其组合。
57.如图1所示，间隔物112形成于栅极堆叠结构的相对侧壁上。间隔物112可包含氮化硅(si3n4)、氧化硅(sio2)、碳化硅(sic)、碳氧化硅(sioc)、氮氧化硅(sion)、氮碳氧化硅(siocn)、碳掺杂氧化物、氮掺杂氧化物、多孔氧化物或其组合。间隔物112可包含单层或多层结构。在一些实施例中，可通过于栅极电极110上方沉积间隔物层(含有电介质材料)，接
着进行各向异性蚀刻工艺以从栅极电极110的顶表面移除部分的间隔物层来形成间隔物112。在蚀刻工艺之后，栅极电极110的侧壁表面上的间隔物层部分实质上残留了下来并变成了间隔物112。在一些实施例中，各向异性蚀刻工艺为干(例如等离子体)蚀刻工艺。替代地或附加地，间隔物112的形成亦可涉及化学氧化、热氧化、ald、cvd及/或其他适合的方法。
58.半导体装置结构100进一步包含设置于栅极堆叠结构的相对侧壁上的源极/漏极(s/d)部件114。s/d部件114可包含任何适合的半导体材料且可通过任何适合的工艺形成。举例而言，s/d部件114可通过掺杂鳍结构104的s/d区域来形成。掺杂工艺可包含离子掺杂工艺及/或扩散工艺。附加地或替代地，可通过外延工艺来形成s/d部件114。举例而言，n型finfet装置中的s/d部件114可包含si、sic、sip、sias、sipc、或其组合；而p型finfet装置中的s/d部件114可包含si、sige、ge、sigec、或其组合。s/d部件114可被原位或异位掺杂(in
‑
situ或ex
‑
situ)。举例而言，外延成长硅s/d部件114可以碳掺杂以形成硅：碳(si：c)s/d部件114，以磷掺杂以形成硅：磷(si：p)s/d部件114、或以碳以及磷两者掺杂以形成硅碳磷(sicp)s/d部件114；且外延成长sige s/d部件114可以硼掺杂。可执行一或多个退火工艺以活化s/d部件114中的掺杂物。退火工艺可包含快速热退火(rta)及/或激光退火工艺。
59.在一些实施例中，为了具有增强的载子移动率以及装置性能的应变效应，s/d部件114可包含通过选择性外延成长形成升抬的s/d部件。升抬的s/d部件114通过一或多个外延(epi)工艺形成，其中si部件、sige部件、sic部件及/或其他适合的部件以晶态成长于鳍有源区域104上。替代地，在外延成长前进行蚀刻工艺以使s/d区域下凹。适合的外延工艺包含cvd沉积技术(例如，气相外延(vpe)及/或超高真空cvd(uhv
‑
cvd)、分子束外延及/或其他适合的工艺。外延工艺可使用与鳍结构104的组成交互作用的气态及/或液态前驱物。在一些实施例中，可使相邻的源极/漏极成长为合并在一起以提供增加的接触区域并降低接触电阻。此可通过控制外延成长工艺来达到。
60.图2b为沿着图1所示的线a
‑
a’截取的剖面图。如图2b所示，于s/d部件114上形成各种导电部件。于s/d部件114上形成接触部件210。接触部件210包含通过适合的技术，像是cvd、ald、或pvd沉积的适合的导电材料，像是钨(w)、铜(cu)、钌(ru)、或其他适合的导电材料。可通过包含：通过光刻工艺以及蚀刻在电介质层中形成接触孔；在接触孔中沉积一或多个导电材料；以及执行化学机械研磨(cmp)的过程来形成接触部件210。接触部件210可进一步包含沉积于接触孔中以将接触部件与周围的电介质材料隔开的阻挡层。阻挡层可包含氮化钽、钽、氮化钛、钛、或其组合。阻挡层可具有1nm以及5nm之间内的厚度范围。
61.接触部件210以剖面图进一步示出于图3中。接触部件210可具有在底表面和顶表面有不同宽度的轮廓。接触部件210可通过沉积工艺以及后续的平坦化工艺，像是化学机械研磨(cmp)来形成。如图3的例示中所示地，接触部件210包含硅化物层212、阻挡层310、籽晶层312以及导电芯314。阻挡层310可包含像是钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)等的导电材料且可通过使用像是pecvd的cvd工艺来形成。籽晶层312可通过pvd、ald、或cvd沉积且可由钨、铜、或铜合金形成。导电芯314可包含钨、其合金、或其化合物，虽然可替代性地利用像是铝、铜、铂、钌、银、金、铑、钼、镍、钴、镉、锌、其合金、其组合等其他适合的材料。在一些例示中，导电芯314可包含与锆、锡、银、金、钙、铍、镁、铑、钠、铱、钾、铟、锇、硅、锗以及锰结合的一或多个前述材料的化合物或合金。可使用任何适合的沉积方法，像是pvd、cvd、ald、镀覆(例如，电镀)来形成导电芯314。
62.在一些实施例中，可于鳍结构104以及隔离结构106上方形成电介质层，借以包封栅极堆叠结构、s/d部件114以及接触部件210。为了简化以及清楚起见，图1、图2b以及图3未显示电介质层。电介质层可包含氧化硅、低k电介质材料(例如，具有介电常数小于sio2的介电常数(大约3.9)的材料)、或其他适合的电介质材料。其他适合的电介质材料的一些例示包含磷硅玻璃(psg)、硼硅玻璃(bsg)、掺硼磷硅玻璃(bpsg)、未掺杂硅玻璃(usg)等。可通过像是cvd、pecvd、或fcvd的任何适合的方法来沉积电介质层。如上所述，接触部件210可形成于meol工艺中，而半导体装置结构100的其他部件可形成于feol工艺中。
63.在一些实施例中，导孔部件214形成于接触部件210上且通过接触部件210电性连接至s/d部件114。导孔部件214可具有与图3所示的接触部件210类似的几何形状。导孔部件214包含通过像是cvd、ald或pvd的适合的技术沉积的适合的导电材料，像是钨(w)；钴(co)；钌(ru)；掺杂有其他元素的co、w或ru系化合物或合金，其他元素像是锆(zr)、锡(sn)、银(ag)、铜(cu)、金(au)、铝(al)、钙(ca)、铍(be)、镁(mg)、铑(rh)、钠(na)、铱(ir)、钨(w)、钼(mo)、锌(zn)、镍(ni)、钾(k)、镉(cd)、铟(in)、ru、co、锇(os)、硅(si)、锗(ge)以及锰(mn)；或其他适合的导电材料。导孔部件214的形成可包含：沉积接触蚀刻停止层(cesl)216；形成层间电介质(ild)层218；形成开口于ild层218中；以及形成导孔部件214于开口中。cesl 216可包含氮化硅(si3n4)、氧化硅(sio2)、氮氧化硅(sion)、碳氧化硅(sioc)、氮碳氧化硅(siocn)、碳掺杂氧化物及/或其他材料。cesl 216可通过cvd、ald或其他适合的沉积技术形成。ild层218可包含氧化硅、氮化硅、碳氧化硅、氮碳氧化硅、低k电介质材料或其他适合的电介质材料。ild层218可通过沉积以及cmp形成。ild层218的沉积可包含适合的沉积技术，像是流动式cvd(fcvd)。导孔部件214可进一步包含沉积于导孔开口中以将导孔部件与周围的ild层隔开的阻挡层(像是氮化钽、钽、氮化钛、钛、或其组合)。阻挡层可具有1nm以及5nm之间的厚度范围。在一些实施例中，导孔部件214具有5nm以及100nm之间的导孔高度范围以及5nm以及50nm之间的导孔宽度范围。
64.多层导电部件122进一步形成于导孔部件214上且通过接触部件210以及导孔部件214电性连接至s/d部件114，且进一步连接至外部导电部件。替代性地，根据一些实施例，多层导电部件122直接形成于接触部件210上。多层导电部件122可具有5nm以及400nm之间的宽度范围。在本实施例中，多层导电部件122为在meol工艺期间最低金属层(亦称为m0)的金属线。
65.多层导电部件122形成于另一ild层220中，其就组成以及形成而言类似于ild层218。在一些实施例中，可在沉积ild层220之前沉积蚀刻停止层(esl)221。根据一些实施例，esl 221就组成以及形成而言类似于cesl 216。多层导电部件122形成于ild层220的沟槽中且具有多层结构。如图2b所示，多层导电部件122包含阻挡层222、底部金属部件224、衬层226以及顶部金属部件228。
66.底部金属部件224和顶部金属部件228具有不同的金属组成，以分别调整间隙填充能力和导电率。先进技术节点中，与单层导电部件相比，一种金属(像是铜)填充沟槽并从顶部延伸到底部，其会因为高沟槽高宽比，而遇到间隙填充问题和电阻问题。在本实施例中，选择使顶部金属部件228以及底部金属部件224具有不同的金属组成以及导电率。特别是，根据本实施例顶部金属部件228的导电率大于底部金属部件224的导电率。
67.阻挡层222以及衬层226具有不同的组成以及功能。阻挡层222提供阻挡以避免多
层导电部件122的金属(像是顶部金属部件228以及底部金属部件224的金属)扩散至电介质材料，像是ild层220。衬层226提供用于金属沉积的湿表面且增强金属(像是顶部金属部件228)对周围材料(像是阻挡层222)的粘着强度。与现有的将阻挡以及衬里两者的功能结合在一起的阻挡层不同，先进技术节点中，阻挡层和衬里被隔开并以不同的方式配置，以适应小尺寸和间隙填充。特别是，将阻挡层222从顶部金属部件228以及底部金属部件224之间的界面消除于导电率具有好处。
68.在本实施例中，阻挡层222包含氮化钽。在一些实施例中，阻挡层222包含氮化钽、钽、氮化钛、钛、或其组合。举例而言，阻挡层222可包含氮化钽膜以及氮化钽膜上的钽膜。阻挡层222包含直接于导孔部件214上的一部分。此部分称为界面阻挡层，其可具有1nm以及5nm之间的厚度范围。
69.在本实施例中，衬层226包含钴。在一些实施例中，衬层226包含通过pvd、ald、cvd、或适合的技术沉积的钴；钨；钌；铜；掺杂有其他元素的co、w、ru或cu系化合物或合金，其他元素像是zr、sn、ag、cu、au、al、ca、be、mg、rh、na、ir、w、mo、zn、ni、k、co、cd、ru、in、os、si、ge、mn；或其他适合的导电材料。衬层226可具有0.5nm以及5nm之间的厚度范围。
70.在本实施例中，底部金属部件224包含钴。在一些实施例中，底部金属部件224包含钴；钨；钌；铜；掺杂有其他元素的co、w、ru或cu系化合物或合金，其他元素像是zr、sn、ag、cu、au、al、ca、be、mg、rh、na、ir、w、mo、zn、ni、k、co、cd、ru、in、os、si、ge、mn；或其他适合的导电材料。底部金属部件224可具有5nm以及450nm之间的厚度范围。底部金属部件224可通过包含沉积、cmp以及回蚀以使沉积的金属下凹至一所需高度的程序形成。
71.在本实施例中，顶部金属部件228包含铜。在一些实施例中，顶部金属部件228包含钴；钨；钌；铜；掺杂有其他元素的co、w、ru或cu系化合物或合金，其他元素像是zr、sn、ag、cu、au、al、ca、be、mg、rh、na、ir、w、mo、zn、ni、k、co、cd、ru、in、os、si、ge、mn；或其他适合的导电材料。顶部金属部件228可具有5nm以及500nm之间的厚度范围。顶部金属部件228可通过包含沉积以及cmp的程序形成。替代地，通过底部沉积形成。顶部金属部件228的厚度tt以及底部金属部件224的厚度tb被共同控制在适当的范围内，以平衡各种因素以最佳化结构和性能。若底部金属部件224过薄，则顶部金属部件228会因为高的高宽比而具有填充问题。若底部金属部件224过厚，则会使整体电阻实质上增加。在本实施例中，将tb/tt的比例调整在0.5以及1.5之间的范围中。
72.图4至图8为在根据一些实施例建造的各种制造阶段的半导体装置结构100的剖面图。图9为制作半导体装置结构100的方法900的流程图，特别是多层导电部件122。进一步参照图4至图9详细描述多层导电部件122的形成。
73.参照图9，方法900包含操作920以形成多层导电部件122，其进一步包含次操作(sub
‑
operation)932至940。方法900可在形成多层导电部件122的操作920之前、期间或之后进一步包含操作。举例而言，方法900包含操作902至914以于feol工艺期间形成鳍有源区域104、隔离结构106、s/d部件114以及金属栅极堆叠物。方法900亦包含操作916以及918以于meol工艺期间形成接触部件210以及导孔部件214。方法900亦包含其他操作，像是操作922以于beol工艺期间形成互连结构120的其他导电部件，其包含使用适当技术(像是双重镶嵌工艺)的各种金属层(像是m1、m2、m3等)中的金属线以及相邻金属线。特别是，方法包含操作920以形成多层导电部件122，其进一步包含描述于后文中的次操作932至940。
74.参照图4，方法900包含操作932，其通过光刻工艺以及蚀刻形成沟槽402于ild层220中。下面的导电部件，像是导孔部件214在沟槽402内暴露。沟槽402可具有5nm以及400nm之间的厚度范围。操作932可进一步使用硬掩模来图案化。在此例中，沉积硬掩模于ild层220上；通过光刻工艺形成图案化阻剂层于硬掩模上；进行蚀刻工艺以将阻剂层的开口转移至硬掩模；以及对ild层220进行另一蚀刻工艺以形成沟槽402。硬掩模可于之后移除。
75.参照图5，方法900包含操作934，其使用适当的沉积(像是ald、pvd、或cvd)来形成阻挡层222于沟槽402中。阻挡层222亦可沉积于ild层220的顶表面上，但将于后面的阶段(像是cmp)中移除。
76.参照图6，方法900包含操作936，其使用适当的技术(像是包含沉积、cmp以及回蚀的程序)形成底部金属部件224于沟槽402中。在本实施例中，底部金属部件224的金属通过适合的沉积技术(像是ald、pvd、或cvd)沉积于阻挡层222上以填充沟槽402。替代地，通过ald、pvd、或cvd形成籽晶层于阻挡层222上，然后进行镀覆工艺来填充沟槽402。接着进行cmp工艺来移除ild层220顶部上的过量金属且可附加地移除沉积于ild层220顶表面上的阻挡层222。之后进行回蚀工艺以选择性地将底部金属部件224下凹至所需高度，像是5nm以及450nm之间的高度范围。在一些实施例中，回蚀工艺包含湿数字蚀刻(wet digital etch)，其中氧化和蚀刻交替进行多个周期，以达到回蚀深度目标。在一些实施例中，回蚀工艺包含干蚀刻以相对于ild层220的蚀刻选择率选择性地移除底部金属部件224。在改进的实施例中，干蚀刻使用原子层蚀刻气体掺杂和离子轰击来移除底部金属部件224以控制回蚀深度。
77.参照图7，方法900包含操作938，其形成衬层226于底部金属部件224上且于阻挡层222的侧壁上。衬层226具有比阻挡层222佳的粘着性，因此对顶部金属部件提供湿表面以及粘着强度。衬层226可通过ald、pvd、cvd、或其他适合的沉积技术形成。
78.参照图8，方法900包含操作940，其使用适当的沉积(像是ald、pvd、cvd、镀覆、其他适合的沉积、或其组合)形成顶部金属部件228于衬层上以填充沟槽402。举例而言，籽晶层可沉积于沟槽402中且接着进行镀覆工艺以沉积顶部金属部件于籽晶层上以填充沟槽402。可进一步进行cmp工艺以移除过量金属并平坦化顶表面。
79.在本实施例中，将这样形成的多层导电部件122电性连接至s/d部件114。替代地，将多层导电部件122配置成通过导孔部件214与高k金属栅极堆叠物的栅极电极110电性连接。在一些实施例中，可用多层导电部件122的结构以及方法以形成互连结构120的其他部分，像是在下面的金属层的导孔部件或金属线。在其他实施例中，多层导电部件122可用于具有垂直堆叠通道(像是全环绕栅极(gaa)结构)的半导体装置结构中。
80.本公开提供一种具有多层导电部件122的半导体装置结构及其制作方法。通过实现在各种实施例中公开的半导体装置结构100以及方法900，可展现下述的一些优点。然而，将理解本文公开的不同实施例提供了不同的优点，并且在所有实施例中都不需要特定的优点。这样形成的多层导电部件122分别对最佳化间隙填充和导电率提供了更大的自由度。若导电部件122具有从顶部延伸到底部的一个金属部件，而不是顶部金属部件228和底部金属部件224，其将遭受较差的间隙填充问题，并且还会增加电阻并引入其他问题，像是当间距缩小到先进技术节点时，由于高的高宽比间隙而引起的可靠性。更具体地，如果用铜来形成从顶部延伸到底部的单层导电部件，则不良的间隙填充会引起间隙填充问题，并最终导致空隙和电阻增加。如果用钴来形成从顶部延伸到底部的单层导电部件，钴具有改良的间隙
填充，但其电阻比铜高，最终会增加导电部件的电阻。多层导电部件提供分开选择具有较高间隙填充能力的底部金属部件224的材料以及选择具有较低电阻的顶部金属部件228的材料的自由度。进一步地，阻挡层222以及衬层226也被分开以具有调整以最大化各自功能(扩散阻挡和粘着强度)的不同的组成。阻挡层222围绕顶部金属部件228和底部金属部件224，而衬层226仅围绕顶部金属部件228以增强顶部金属部件228的粘着力和间隙填充。
81.在一个例示方式中，本公开提供一种半导体装置结构。半导体装置结构包含：凸出于半导体基板之上的鳍有源区域；设置于鳍有源区域上的栅极堆叠物，其中栅极堆叠物包含栅极电介质层以及栅极电极；形成于鳍有源区域上且栅极堆叠物插入于其间的源极/漏极(s/d)部件；以及电性连接至栅极电极以及s/d部件中的其一的导电部件。导电部件包含第一金属的底部金属部件；于底部金属部件上方的第二金属的顶部金属部件，其中第二金属的组成不同于第一金属；围绕顶部金属部件以及底部金属部件两者的阻挡层；以及围绕顶部金属部件且使顶部金属部件与底部金属部件以及阻挡层分开的衬层。
82.在一实施例中，第一金属为钴，且第二金属为铜。
83.在一实施例中，阻挡层包含氮化钽，且衬层包含钴。
84.在一实施例中，衬层包含扩展第一宽度的底部表面且底部金属部件包含扩展与第一宽度相等的第二宽度的顶部表面，且其中衬层的底部表面与底部金属部件的顶部表面完全对齐。
85.在一实施例中，半导体装置结构进一步包括位于s/d部件中的其一上的接触部件，其中导电部件电性连接至接触部件。
86.在一实施例中，半导体装置结构进一步包括位于接触部件上的导孔部件，其中导电部件位于导孔部件上。
87.在一实施例中，半导体装置结构进一步包括位于栅极电极上的导孔部件，其中导电部件位于导孔部件上。
88.在另一个例示方式中，本公开提供一种半导体装置结构的制造方法。方法包含：形成沟槽于半导体基板上的电介质层中；形成阻挡层于沟槽的侧壁以及底表面上；形成第一金属的底部金属部件于阻挡层上，其中底部金属部件形成于沟槽的底部部分上；沉积衬层于底部金属部件以及阻挡层的侧壁上；以及形成第二金属的顶部金属部件于衬层上，其中顶部金属部件填充沟槽，且其中第二金属的组成不同于第一金属。
89.在一实施例中，底部金属部件的形成包含：沉积第一金属于阻挡层上以填充沟槽；对第一金属执行化学机械研磨(cmp)工艺；以及回蚀第一金属使得第一金属的顶表面自电介质层的顶表面下凹。
90.在一实施例中，衬层以及阻挡层的组成不同。
91.在一实施例中，阻挡层包含氮化钽，且衬层包含钴。
92.在一实施例中，第一金属为钴，且第二金属为铜。
93.在又一个例示方式中，本公开提供一种半导体装置结构。半导体装置结构包含：具有有源区域的半导体基板；设置于有源区域上的栅极堆叠物，其中栅极堆叠物包含栅极电介质层以及栅极电极；形成于有源区域上且设置于栅极堆叠物的边缘上的源极/漏极(s/d)部件；以及电性连接至栅极电极以及s/d部件中的其一的导电部件。导电部件包含第一金属的底部金属部件；于底部金属部件上方的第二金属的顶部金属部件，其中第二金属的组成
不同于第一金属；以及围绕顶部金属部件以及底部金属部件两者的阻挡层，其中衬层使顶部金属部件与底部金属部件以及阻挡层分开。
94.在一实施例中，第二金属的导电率大于第一金属的导电率。
95.在一实施例中，半导体装置结构进一步包括围绕顶部金属部件的衬层，其中阻挡层围绕衬层以及底部金属部件。
96.在一实施例中，阻挡层以及衬层的组成不同。
97.在一实施例中，阻挡层包含氮化钽，且衬层包含钴。
98.在一实施例中，衬层包含扩展第一宽度的底部表面且底部金属部件包含扩展与第一宽度相等的第二宽度的顶部表面，且其中衬层的底部表面与底部金属部件的顶部表面完全对齐。
99.在一实施例中，底部金属部件具有5nm以及450nm之间的厚度范围；顶部金属部件具有5nm以及450nm之间的厚度范围；衬层具有0.5nm以及5nm之间的厚度范围；且导电部件具有5nm以及400nm之间的宽度范围。
100.在一实施例中，顶部金属部件具有厚度tt；底部金属部件具有厚度tb；且tb/tt的比例范围在0.5以及1.5之间。
101.前述内文概述了许多实施例的特征，使本技术领域中技术人员可以从各个方面更佳地了解本公开。本技术领域中技术人员应可理解，且可轻易地以本公开为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本公开的发明精神与范围。在不背离本公开的发明精神与范围的前提下，可对本公开进行各种改变、置换或修改。