半导体器件及其制备方法与流程

1.本技术涉及半导体设计及制造领域，更具体地，涉及一种半导体器件及其制备方法。


背景技术：

2.目前随着半导体技术的发展，集成电路的特征尺寸越来越小，芯片上晶体管的数目逐步增加，并且为了进一步提高存储器的存储性能，每个晶圆上包含芯片(chip)的数量也越来越多，其中，每个芯片的有源区(aa)中包含数以百万计的半导体器件，芯片的有源区的半导体器件一般采用浅沟槽隔离(shallow trench isolation，简称sti)，避免独立的半导体器件之间的相互干扰。
3.在每个晶圆上一般会包含多种类型的晶体管，例如高压晶体管(hv mos)、低压晶体管(lv mos)以及低低压晶体管(llv mos)等，不同类型的晶体管的工作电压一般不同，需要的浅沟槽隔离的尺寸或形状一般也不相同。因此，在同一个晶元上满足不同晶体管之间的有效隔离变得尤为重要。


技术实现要素：

4.本技术提供了一种可至少部分解决现有技术中存在的上述问题的半导体器件及其制备方法。
5.根据本技术的一个方面，提供一种半导体器件的制备方法，所述方法可包括：在衬底上依次沉积绝缘层和停止层，其中，所述衬底包括高压器件区域和非高压器件区域，所述绝缘层位于所述高压器件区域上方的厚度大于对应于所述非高压器件区域的厚度；在所述衬底的高压器件区域和非高压器件区域上方分别形成贯穿所述停止层和所述绝缘层的多个第一凹槽和多个第二凹槽；对所述第一凹槽上方的部分所述停止层进行刻蚀，使所述第一凹槽在远离所述衬底一侧的开口宽度大于靠近所述衬底一侧的开口宽度；以及进一步刻蚀所述多个第一凹槽和所述多个第二凹槽的底部使所述第一凹槽和所述第二凹槽的深度延伸入所述衬底的至少一部分。
6.在本技术一个实施方式中，经过所述进一步刻蚀处理后，所述第二凹槽远离所述衬底一侧的开口宽度可等于靠近所述衬底一侧的开口宽度。
7.在本技术一个实施方式中，对所述第一凹槽上方的部分所述停止层进行刻蚀的步骤可包括：通过图案化的光刻胶层填充并覆盖所述第二凹槽，以使得在蚀刻处理过程中仅对所述多个第一凹槽中的所述停止层进行刻蚀。
8.在本技术一个实施方式中，经过所述进一步刻蚀处理后，所述多个第一凹槽沿其各自的凹槽延伸方向的投影轮廓可相同。
9.在本技术一个实施方式中，经过所述进一步刻蚀处理后，所述多个第一凹槽包括至少两种沿其凹槽延伸方向的投影轮廓可不同的凹槽。
10.在本技术一个实施方式中，经过所述进一步刻蚀处理后，所述多个第二凹槽可包
括至少两种相互宽度不同的凹槽。
11.在本技术一个实施方式中，经过所述进一步刻蚀处理后，各个所述第二凹槽的宽度可相同。
12.在本技术一个实施方式中，在衬底上依次沉积绝缘层和停止层的步骤可包括：在所述衬底上沉积第一绝缘层；通过刻蚀处理去除所述第一绝缘层位于所述衬底的非高压器件区域上方的至少一部分；以及在经过刻蚀处理后的所述绝缘层上沉积所述停止层。
13.在本技术一个实施方式中，刻蚀所述多个第一凹槽和所述多个第二凹槽的底部使所述第一凹槽和所述第二凹槽的深度延伸到所述衬底的至少一部分之后，所述方法还可包括：对所述第一凹槽和所述第二凹槽进行填充，形成填充层。
14.在本技术一个实施方式中，所述填充层的材料可包括绝缘材料。
15.在本技术一个实施方式中，所述衬底的高压器件区域可用于形成高压晶体管器件，所述衬底的非高压器件区域可用于形成低压晶体管器件和低低压晶体管器件。
16.本技术另一方面提供了一种半导体器件，所述半导体器件可包括：衬底，所述衬底被划分为多个高压器件区域和非高压区域；叠层结构，形成于所述衬底上方；以及多个第一凹槽结构，通过在第一凹槽中填充绝缘材料形成，所述第一凹槽贯穿所述叠层结构并延伸至所述衬底的、对应于所述高压器件区域的至少一部分，并且在远离所述衬底一侧的开口宽度大于靠近所述衬底一侧的开口宽度；以及多个第二凹槽结构，通过在贯穿所述叠层结构并延伸至所述衬底的、对应于所述高压器件区域的至少一部分的第二凹槽中填充绝缘材料形成。
17.在本技术一个实施方式中，所述叠层结构可包括绝缘层和停止层，其中，所述绝缘层位于所述高压器件区域上方的厚度可大于位于非高压器件区域上方的厚度。
18.在本技术一个实施方式中，所述多个第一凹槽沿其各自的凹槽延伸方向的投影轮廓可相同。
19.在本技术一个实施方式中，所述多个第一凹槽可包括至少两种沿其凹槽延伸方向的投影轮廓不同的凹槽。
20.在本技术一个实施方式中，所述多个第二凹槽可包括至少两种相互宽度不同的凹槽。
21.在本技术一个实施方式中，各个所述第二凹槽的宽度可相同。
22.在本技术一个实施方式中，所述衬底的高压器件区域可用于形成高压晶体管器件，所述衬底的非高压器件区域可用于形成低压晶体管器件和低低压晶体管器件。
23.根据本技术实施方式的半导体器件及其制备方法，通过刻蚀在高压器件区域和非高压器件区域形成不同形状的沟槽结构，可同时满足同一衬底上，不同工作电压的晶体管的隔离需求，例如高压晶体管(hv mos)、低压晶体管(lv mos)以及低低压晶体管(llv mos)，在一定程度上提高了器件之间的隔离效果，有利于半导体器件性能的改进。
附图说明
24.通过阅读参照以下附图所作的对非限制性实施例的详细描述，本技术的其它特征、目的和优点将会变得更明显。其中：
25.图1为根据本技术实施方式的半导体器件的制作方法流程示意图；以及
26.图2a至图2f为根据本技术实施方式的半导体器件制备方法的工艺示意图。
具体实施方式
27.为了更好地理解本技术，将参考附图对本技术的各个方面做出更详细的说明。应理解，这些详细说明只是对本技术的示例性实施方式的描述，而非以任何方式限制本技术的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
28.在附图中，为了便于说明，已稍微调整了元素的大小、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。另外，在本技术中，各步骤处理描述的先后顺序并不必然表示这些处理在实际操作中出现的顺序，除非有明确其它限定或者能够从上下文推导出的除外。
29.还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本技术的实施方式时，使用“可”表示“本技术的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
30.除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本技术所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本技术中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
31.需要说明的是，在不冲突的情况下，本技术中的实施方式及实施方式中的特征可以相互组合。下面将参考附图并结合实施方式来详细说明本技术。
32.图1为根据本技术实施方式的半导体器件1000的制作方法流程示意图。如图1所示，本技术提供一种半导体器件的制备方法1000，包括：
33.步骤s110：在衬底上依次沉积绝缘层和停止层，其中，衬底包括高压器件区域和非高压器件区域，绝缘层位于高压器件区域上方的厚度大于对应于非高压器件区域的厚度；
34.步骤s120：在衬底的高压器件区域和非高压器件区域上方分别形成贯穿停止层和绝缘层的多个第一凹槽和多个第二凹槽；
35.步骤s130：对第一凹槽上方的部分停止层进行刻蚀，使第一凹槽在远离衬底一侧的开口宽度大于靠近衬底一侧的开口宽度；
36.步骤s140：进一步刻蚀多个第一凹槽和多个第二凹槽的底部使第一凹槽和第二凹槽的深度延伸入衬底的至少一部分。
37.下面将结合图2a至图2f详细说明上述制备方法1000的各个步骤的具体工艺。
38.步骤s110
39.如图2a所示，半导体衬底10上沉积第一绝缘层(图中未示出)，其中衬底10包括高压器件区域(虚线框内的衬底)和非高压器件区域(虚线框外的衬底)，非高压器件区域可包括低压器件区域和低低压器件区域。其中，高压器件区域可用于例如高压晶体管(hv mos)，
低压器件区域可用于低压晶体管(lv mos)，以及低低压器件区域可用于低低压晶体管(llv mos)。半导体衬底10可为单晶硅(si)衬底、单晶锗(ge)衬底、绝缘体上硅(soi)衬底或者绝缘体上锗(goi)衬底等。衬底110的材料还可为化合物半导体。举例而言，衬底110可为砷化镓(gaas)衬底、磷化铟(inp)衬底或碳化硅(sic)衬底等。值得注意的是，本技术的衬底10还可采用本领域中已知的其它半导体材料中的至少一种制备。
40.对低压器件区域和低低压器件区域上方的第一绝缘层进行刻蚀，形成绝缘层20，绝缘层20在衬底10中高压器件区域上方的厚度大于非高压器件区域的厚度，然后再绝缘层20上沉积停止层30。其中，绝缘层20的材料可为绝缘材料，包括氧化硅，停止层30的材料可为绝缘材料，包括氮化硅，停止层30主要用于后续进行化学机械平坦化的停止层。之后可对通常也采用化学机械研磨(cmp)的方式对停止层30进行平坦化处理。沉积第一绝缘层和停止层30的方法可包括诸如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或其任何组合的薄膜沉积工艺，本技术对此不做限制。
41.步骤s120
42.如图2b所示，可采用例如干法或者湿法刻蚀工艺对绝缘层20和停止层30进行刻蚀，形成贯穿停止层30和绝缘层20的多个第一凹槽21和多个第二凹槽22和23，多个第一凹槽21位于衬底10的高压器件区域上方，多个第二凹槽22和23位于衬底10的非高压器件区域上方。例如第二凹槽22位于衬底10的低压器件区域上方，第二凹槽23位于衬底10的低低压器件区域上方。其中，多个第一凹槽21可包括至少两种宽度的凹槽，作为另一种选择，多个第一凹槽21的宽度也可相同。多个第二凹槽22和23可包括至少两种宽度的凹槽，作为另一种选择，多个第二凹槽22和23的宽度也可相同。本技术对多个第一凹槽21和多个第二凹槽22和23的宽度不做具体限制，可根据后续形成半导体器件需要的隔离条件进行具体设置。
43.步骤s130
44.如图2c所示，在停止层30上方可沉积图案化的光刻胶层40，通过图案化的光刻胶层40对第一凹槽21上方的部分停止层30进行刻蚀，完成刻蚀后去除光刻胶层40。去除光刻胶层40后的半导体器件如图2d所示，对第一凹槽21上方的部分停止层30进行刻蚀后，第一凹槽21在远离衬底一侧的开口宽度大于靠近衬底一侧的开口宽度。
45.步骤s140
46.如图2e所示，进一步刻蚀多个第一凹槽21和多个第二凹槽22和23的底部使第一凹槽21和第二凹槽22和23的深度延伸入衬底10的至少一部分。其中，多个第一凹槽21沿其各自的凹槽延伸方向的投影轮廓相同。作为另一种选择，多个第一凹槽21包括至少两种沿其凹槽延伸方向的投影轮廓不同的凹槽。多个第二凹槽22和23包括至少两种相互宽度不同的凹槽。作为另一种选择，第二凹槽22和23的宽度相同。第一凹槽21在衬底10中的部分呈上部开口大，下部开口小的倒梯形的形状，第一凹槽21的侧面与衬底10所在的平面呈一定的角度，更有利于高压晶体管器件的隔离。多个第二凹槽22和23可为上下开口宽度相同的凹槽，不仅可以优化工艺，而且此轮廓的的凹槽形状更有利于低压晶体管器件和低低压晶体管器件之间的有效隔离。然而本领域的相关人员可知，第一凹槽21和第二凹槽22和23的深度可不相同，可结合实际需要的隔离要求对其深度进行规定，本技术对此不做限制。
47.形成如图2e所示形状的第一凹槽21以及第二凹槽22和23后，可对第一凹槽21以及第二凹槽22和23进行填充，形成填充层50，还可对填充层50以化学机械研磨(cmp)的方式进
行平坦化处理。对形成的填充层50进行平坦化处理时，停止层30可作为化学机械研磨的参考，即化学机械研磨到露出停止层30可停止研磨。平坦化处理后的半导体器件如图2f所示。填充层50的材料可为绝缘材料，例如氧化硅，不同的材料的介电常数可能会有一定的差异，在实际生产过程中，可根据半导体器件的隔离需要选择合适的介电常数的材料，本技术对此不做限制。
48.在本技术的上述实施方式中，通过在部分半导体衬底以及位于半导体上方绝缘层和停止层进行刻蚀，可同时形成不同形状的多个第一凹槽和多个第二凹槽，对多个第一凹槽和多个第二凹槽进行填充后形成凹槽结构，可对不同的半导体器件，例如高压晶体管器件、低压晶体管器件和低低压晶体管器件之间的有效隔离，可同时满足同一衬底上，不同工作电压的晶体管器件的隔离需求。并且不同形状的凹槽结构，在一定程度上提高了器件之间的隔离效果，有利于半导体器件性能的改进。
49.在本技术的另一个实施方式中，还提供了一种半导体器件，半导体器件可包括被划分为多个高压器件区域和非高压区域的衬底、形成于衬底上方的叠层结构、多个第一凹槽结构，和多个第二凹槽结构。其中多个第一凹槽结构通过在第一凹槽中填充绝缘材料形成，第一凹槽贯穿叠层结构并延伸至衬底的、对应于高压器件区域的至少一部分，并且在远离衬底一侧的开口宽度大于靠近衬底一侧的开口宽度，多个第二凹槽结构通过在贯穿叠层结构并延伸至衬底的、对应于高压器件区域的至少一部分的第二凹槽中填充绝缘材料形成。
50.如上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明。应理解的是，以上所述仅为本发明的具体实施方式，并不用于限制本发明。凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等均应包含在本发明的保护范围之内。