校准控制电路和包括校准控制电路的存储设备的制作方法

校准控制电路和包括校准控制电路的存储设备
1.相关申请的交叉引用
2.本技术要求于2020年7月7日向韩国知识产权局提交的韩国专利申请no.10-2020-0083438的优先权，其全部内容通过引用合并于此。
技术领域
3.本发明构思的实施例涉及一种校准控制电路，并且更具体地，涉及一种输出校准命令信号的校准控制电路以及包括该校准控制电路的存储器件。


背景技术：

4.在高性能电子系统中广泛使用的半导体存储器件的容量和速度不断增加。存储器件的示例包括动态随机存取存储器(dram)。dram是易失性存储器，并且根据存储在电容器中的电荷确定数据。
5.为了防止在存储器控制器与存储器件之间传输的信号失真，存储器件中可以包括片上端接(odt，on-die termination)电路和/或芯片外驱动器(ocd，off chip driver)电路。odt/ocd电路的电阻(或阻抗)由在校准电路中生成的控制代码控制。校准电路执行zq校准操作，在zq校准操作中生成上拉代码和下拉代码作为控制代码，上拉代码和下拉代码根据诸如工艺、电压和温度(pvt)的条件而改变。


技术实现要素：

6.本发明构思的实施例提供了一种校准控制电路、包括该校准控制电路的存储器件及存储器件的操作方法，该校准控制电路根据输入到校准电路的电源电压的电平来输出校准命令信号。
7.根据一个或更多个实施例，一种存储器件包括：校准电路，所述校准电路被配置为根据校准命令信号和校准电源电压执行zq校准操作；以及校准控制电路，所述校准控制电路被配置为基于通过将所述校准电源电压的电平与至少一个参考电压的电平进行比较而获得的比较结果来确定所述校准命令信号。
8.根据一个或更多个实施例，一种校准控制电路包括：比较器，所述比较器被配置为通过将输入到被配置为执行zq校准操作的校准电路的校准电源电压与至少一个参考电压进行比较来获得比较结果；以及命令信号输出单元，所述命令信号输出单元被配置为基于所述比较结果输出校准命令信号，所述校准命令信号用于确定出所述校准电路是否执行所述zq校准操作。
9.根据一个或更多个实施例，一种存储器件的操作方法包括：将输入到被配置为执行zq校准操作的校准电路的校准电源电压与至少一个参考电压进行比较；以及基于通过将所述校准电源电压与所述至少一个参考电压进行比较而获得的比较结果，确定校准命令信号的逻辑状态，所述校准命令信号用于确定出所述校准电路是否要执行所述zq校准操作。
附图说明
10.通过以下结合附图的详细描述，将更清楚地理解本发明构思的实施例，其中：
11.图1是根据实施例的存储器系统的框图；
12.图2是图1的存储器件的示例的框图；
13.图3是输出现有的校准命令信号的示例的框图；
14.图4是输出现有的校准命令信号的另一示例的框图；
15.图5a和图5b是输入到图3和图4的存储器件的信号的定时图；
16.图6示出了包括计数器的校准控制电路的示例；
17.图7是输入到图6的校准控制电路的信号的定时图；
18.图8和图9示出了包括计数器的校准控制电路的其他示例；
19.图10是存储器件的操作方法的操作的流程图；
20.图11是根据包括图6至图9的计数器的校准控制电路的示例的操作方法的操作的流程图；
21.图12示出了包括磁滞比较器的校准控制电路的示例；
22.图13是输入到图12的校准控制电路的信号的定时图；
23.图14和图15示出了包括磁滞比较器的校准控制电路的示例；
24.图16是根据图12至图15的包括磁滞比较器的校准控制电路的示例的操作方法的操作的流程图；
25.图17是包括计数器和磁滞比较器的校准控制电路的示例；以及
26.图18是输入到图17的校准控制电路的信号的定时图。
具体实施方式
27.在下文中，将参考附图更全面地描述本发明构思的实施例。在整个附图中，相同的附图标记可以指代相同的元件。
28.将理解的是，本文中的术语“第一”、“第二”、“第三”等用于将一个元素与另一个元素区分开，并且这些元素不受这些术语的限制。因此，一个实施例中的“第一”元素可以被描述为另一实施例中的“第二”元素。
29.除非上下文另外明确指出，否则如本文中所使用的，单数形式“一”、“一个”和“该”也意图包括复数形式。
30.本文所使用的术语“约”包括所述值，并且是指本领域普通技术人员在考虑测量问题和与特定量的测量相关联的误差(例如，测量系统的限制)的情况下认为在所确定的特定值的可接受偏差范围内。例如，“约”可以表示在本领域普通技术人员所理解的在一个或更多个标准偏差内。此外，应理解，尽管根据实施例，参数在本文中可以被描述为“约”具有特定值，但是该参数可以恰好是该特定值或在测量误差内接近该特定值，如本领域普通技术人员所理解的那样。
31.图1是根据实施例的存储器系统的框图。
32.参照图1，存储器系统可以包括存储器控制器100和存储器件200。存储器控制器100向存储器件200发送各种信号，并且控制诸如写入操作和读取操作的存储操作。例如，存储器控制器100可以包括存储器接口110，并且可以通过向存储器件200提供命令cmd和地址
addr来从存储单元阵列210接收数据data。
33.命令cmd可以包括用于正常存储操作(例如，写入操作和读取操作)的命令。存储器控制器100可以提供用于存储器件200中的各种控制操作的命令cmd，并且存储器控制器100可以例如向存储器件200提供校准命令cmd_zq。存储器件200可以通过在初始操作期间执行校准操作或响应于校准命令cmd_zq执行校准操作，来设置存储器件200中的片上端接(odt)电路的端接电阻值或者可以设置输出驱动器(例如，芯片外驱动器(ocd)电路)的电阻值。
34.存储器控制器100可以根据来自主机设备的请求来访问存储器件200。存储器控制器100可以根据各种协议与主机设备通信。例如，存储器控制器100可以根据诸如快速外围组件互连(pci-e)、高级技术附件(ata)、串行ata(sata)、并行ata(pata)、或串行连接的scsi(sas)的接口协议与主机设备通信。除了上述接口协议之外，诸如通用串行总线(usb)、多媒体卡(mmc)、增强型小磁盘接口(esdi)和集成驱动电子设备(ide)的其他接口协议也可以用作主机设备与存储器控制器100之间的协议。然而，本发明构思的实施例不限于此。
35.存储器件200可以包括各种类型的存储器。存储器件200的示例包括但不限于动态随机存取存储器(dram)，诸如，双倍数据速率同步动态随机存取存储器(ddr sdram)、低功率双倍数据速率(lpddr)sdram、图形双倍数据速率(gddr)sdram或rambus动态随机存取存储器(rdram)。然而，本发明构思的实施例不限于此。例如，根据实施例，存储器件200可以包括诸如磁ram(mram)、铁电ram(fram)、相变ram(pram)或电阻ram(reram)的非易失性存储器。
36.存储器件200可以经由根据各种标准的接口与存储器控制器100通信。例如，存储器控制器100和存储器件200可以经由根据低功率双倍数据速率4(lpddr4)、lpddr4x、lpddr5和其他标准的接口进行通信。
37.存储器件200可以包括存储单元阵列210、ocd/odt电路220、校准电路230和校准控制电路240。根据实施例，存储器件200可以包括ocd电路和odt电路。然而，本发明构思的实施例不限于此。在实施例中，ocd电路和odt电路可以在存储器件200中彼此分隔开。例如，在实施例中，ocd电路和odt电路可以通过存储器件200中的不同硬件模块实现。或者，根据实施例，ocd电路可以包括上拉电路和下拉电路，并且上拉电路和下拉电路中的任何一个可以用作odt电路。例如，在输出数据data的操作中，ocd电路可以使用上拉电路和下拉电路执行信号输出操作，并且在接收数据data的操作中，ocd电路的上拉电路可以用作odt电路，以向输入数据data的线提供端接电阻。ocd/odt电路220可以调节ocd/odt电路220的电阻(或阻抗)，以防止或降低在存储器控制器100与存储器件200之间传输的信号失真。
38.校准电路230可以执行生成上拉代码或下拉代码以调节ocd/odt电路220的电阻的zq校准操作。校准电路230可以生成用于调节ocd/odt电路220的电阻值的控制代码。当校准电路230周期性地或在存储器件200的初始阶段进入zq校准模式时，校准电路230可以执行校准操作。在zq校准操作中，可以基于反馈操作生成控制代码。例如，校准电路230可以包括具有与包括在ocd/odt电路220中的上拉电阻和/或下拉电阻相同特性的电阻电路。校准电路230可以生成用于调节ocd/odt电路220的上拉电路的电阻值的上拉代码，或者可以生成用于调节ocd/odt电路220的下拉电路的电阻值的下拉代码。所生成的上拉代码和/或下拉代码可以被设置或被存储在存储器件200中，然后可以用于在写入和读取数据data的操作中提供片上端接电阻，或者用于调节ocd电路(或输出驱动器电路)的电阻值(或输出强度)。
39.校准控制电路240可以基于将参考电压的电平与输入到校准电路230的电平或校准电源电压进行比较的结果来确定校准命令信号的逻辑电平。例如，当校准电源电压高于参考电压时，校准控制电路240可以向校准电路230发送具有逻辑高电平的校准命令信号。逻辑高电平的校准命令信号是命令校准电路230执行zq校准操作的信号，并且校准电路230可以生成各种控制代码以执行zq校准操作。
40.图2是图1的存储器件200的示例的框图。
41.存储器件200可以包括存储单元阵列210、ocd/odt电路220、校准电路230、校准控制电路240、命令译码器250和地址缓冲器260。存储器件200还可以包括向存储单元阵列210的与地址对应的存储单元写入数据或从其读取数据的各种组件。例如，存储器件200还可以包括用于选择存储单元阵列210的行的行译码器211、用于选择列的列译码器214、输入/输出读出放大器212、以及用于执行输入/输出数据的门控的输入/输出门控单元213。
42.命令译码器250可以通过从存储器控制器100或主机设备接收命令cmd来译码关于存储操作的控制信号，并且还可以向存储器件200中包括的组件提供各种控制信号。根据实施例，命令译码器250可以接收关于数据写入/删除/读取操作的命令信号cmd，并且可以响应于接收到的命令信号cmd执行操作。地址缓冲器260可以接收从存储器控制器100提供的地址addr。地址addr可以包括用于指示存储单元阵列210的行的行地址row_addr以及用于指示存储单元阵列210的列的列地址col_addr。例如，命令译码器250可以从存储器控制器100接收控制数据写入的命令信号cmd，并且地址缓冲器260可以接收指示数据要被写入在存储单元阵列210的哪个存储单元的地址addr。存储器件200可以响应于命令信号cmd和地址addr来确定将对哪个存储单元执行哪种操作。
43.输入/输出门控单元213可以通过ocd/odt电路220将从存储单元阵列210读取的数据提供给存储器件200外部的设备。另外，输入缓冲器可以设置在ocd/odt电路220的内部或外部，在数据写入操作中，可以通过输入缓冲器和输入/输出门控单元213将数据提供给存储单元阵列210。
44.命令译码器250可以从存储器控制器100或主机设备接收校准命令cmd_zq，并且可以根据接收到的校准命令cmd_zq来控制与校准有关的操作。命令译码器250可以接收关于数据的写入/删除/读取的命令cmd和校准命令cmd_zq，命令cmd和校准命令cmd_zq是包括一连串比特的代码。然而，本发明构思的实施例不限于此。命令译码器250可以接收命令cmd和校准命令cmd_zq，命令cmd和校准命令cmd_zq是分开的代码。校准命令cmd_zq可以包括与校准开始信号zq_start、校准阻止信号和校准锁存信号zq_latch相关联的信号，并且命令译码器250可以对以上信号进行译码，并且因此可以向校准控制电路240和校准电路230中的至少一者提供命令信号。校准控制电路240可以从命令译码器250接收至少一个信号，并且可以响应于接收到的信号，确定提供给校准电路230的校准命令信号zq_ctr的逻辑状态。下面将参照图6至图18详细描述由校准控制电路240进行的校准命令信号的确定。
45.校准电路230可以接收与电压电平有关的电源电压，并且每个电源电压可以与校准操作的类型有关。例如，约0.5v的高电源电压电平vddq_high可以是指示执行校准操作的电源电压的电平，约0.3v的低电源电压电平vddq_low可以是指示不执行校准操作的电源电压的电平。电源电压vddq可以由校准电路230接收，并且在本文中也可以称为校准电源电压。
46.图3是输出校准命令信号zq_ctr的示例的框图。
47.参照图3，存储设备的命令译码器350可以从存储器控制器或主机设备接收校准命令cmd_zq。命令译码器350的某些方面可以与先前参考图2描述的命令译码器250的某些方面相同或相似。为了便于说明，可以省略对这些方面的进一步描述。命令译码器350可以通过对校准命令cmd_zq进行译码来生成校准开始信号zq_start_cmd和校准锁存信号zq_latch。在本文描述的实施例中，参考标记zq_start_cmd和zq_start可以混用。
48.命令译码器350可以输出校准开始信号zq_start_cmd以执行zq校准操作，并且将从存储器控制器或主机设备接收到的校准使能信号zq_en与校准开始信号zq_start_cmd进行比较，从而确定校准命令信号zq_ctr的逻辑状态。例如，当校准使能信号zq_en和校准开始信号zq_start_cmd都是高逻辑电平信号时，由此这些信号指示执行zq校准操作，存储器件可以输出逻辑高的校准命令信号zq_ctr。或者，当校准使能信号zq_en和校准开始信号zq_start_cmd中的至少一者是低逻辑电平信号时，存储器件可以确定zq校准操作是不必要的，并且因此可以输出低逻辑电平的校准命令信号zq_ctr。
49.当在存储器件开始执行zq校准操作之后经过了一定时间段时，命令译码器350可以向校准电路330发送校准锁存信号zq_latch。校准电路330的某些方面可以与参照图1和图2描述的校准电路230的某些方面相同或相似。为了便于说明，可以省略对这些方面的进一步描述。当接收到校准锁存信号zq_latch时，校准电路330可以加载zq代码。可以通过校准电路330将zq代码提供给ocd/odt电路，以允许存储器件执行zq校准操作，并且当校准电路330响应于校准锁存信号zq_latch而加载zq代码时，存储器件可以确定出是否继续执行zq校准操作。
50.图4是输出校准命令信号的另一示例的框图。
51.图3的实施例示出了在从存储器控制器或主机设备接收到用于执行zq校准操作的命令时生成的校准命令信号zq_ctr，而图4的实施例示出了：当从存储器控制器和/或主机设备输入校准使能信号zq_en时，从包括定时器的反馈电路440周期性地生成后台校准开始信号zq_start_bg。
52.当从存储器控制器或主机设备接收到校准使能信号zq_en时，根据实施例的存储器件可以根据校准使能信号zq_en的逻辑状态和后台校准开始信号zq_start_bg的逻辑状态输出校准命令信号zq_ctr。反馈电路440的定时器可以在接收到校准命令信号zq_ctr之后经过一定时间之后，输出其逻辑状态与校准命令信号zq_ctr的逻辑状态相同的后台校准开始信号zq_start_bg。然后，存储器件可以根据后台校准开始信号zq_start_bg的逻辑状态和校准使能信号zq_en的逻辑状态输出校准命令信号zq_ctr。
53.例如，当输出高逻辑电平的校准命令信号zq_ctr时，反馈电路440的定时器可以输出逻辑高电平的后台校准开始信号zq_start_bg。然后，当输入逻辑高电平的校准使能信号zq_en时，存储器件可以再次输出逻辑高电平的校准命令信号zq_ctr。然而，当输入低逻辑电平的校准使能信号zq_en时，尽管输出了高逻辑电平的后台校准开始信号zq_start_bg，但是由于确定出不需要zq校准操作，所以存储器件可以输出低逻辑电平的校准命令信号zq_ctr。
54.图4所示的校准电路430和命令译码器450的某些方面可以与先前参考图1和图2描述的校准电路230和命令译码器250的某些方面相同或相似。为了便于说明，可以省略对这
些方面的进一步描述。参照图3提供了在命令译码器450输出校准锁存信号zq_latch时校准电路430加载zq代码的描述。因此，为了便于说明，将省略其进一步的详细描述。
55.图5a和图5b是输入到图3和图4的存储器件的信号的定时图。
56.图5a示出了在从存储器控制器或主机设备提供用于zq校准操作的命令和电源电压的理想情况下(例如，在存储器件根据联合电子装置工程委员会(jedec)规范执行操作的情况下)，校准电路接收与电源电压vddq的状态相对应的校准开始信号zq_start和/或校准使能信号zq_en。例如，高电源电压电平vddq_high对应于校准开始信号zq_start和校准使能信号zq_en的高逻辑电平，而低电源电压电平vddq_low对应于校准开始信号zq_start和校准使能信号zq_en的低逻辑电平。高电源电压电平vddq_high被设置成具有比电源电压vddq的平均电压高的电平，而低电源电压电平vddq_low被设置成具有比电源电压vddq的平均电压电平低的电平。例如，高电源电压电平vddq_high可以为约0.5v，而低电源电压电平vddq_low可以为约0.3v以上。因此，存储器件可以在理想情况下生成与电源电压vddq相对应的校准命令信号zq_ctr。
57.相比之下，图5b是与存储器件违反jedec规范或电源电压vddq未能与校准命令信号zq_ctr的定时同步相对应的定时图。当施加低电源电压电平vddq_low时，应通过生成如图5a所示的低逻辑电平的校准命令信号zq_ctr来控制存储器件不执行zq校准操作。然而，高逻辑电平的校准开始信号zq_start和校准使能信号zq_en仍然被施加，并且校准电路生成高逻辑电平的校准命令信号zq_ctr。结果，校准电路可以执行zq校准操作，这导致不必要的功耗。
58.图6至图8示出了包括计数器的校准控制电路的示例。
59.如图3至图5b的实施例所示，为了防止由于不必要地执行zq校准操作而导致的不必要的功耗，本文描述的实施例可以包括将电源电压vddq的电平与参考电压v
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的电平进行比较的校准控制电路640。校准控制电路640的某些方面可以与参照图1和图2描述的校准控制电路240的某些方面相同或相似。为了便于说明，可以省略对这些方面的进一步描述。当在存储器件开始执行zq校准操作之后已经经过一定时间段时，命令译码器650可以向校准电路630发送校准锁存信号zq_latch。命令译码器650和校准电路630的某些方面可以分别与参考图1和图2描述的命令译码器250和校准电路230的某些方面相似或相同。为了便于说明，可以省略对这些方面的进一步描述。在接收到校准锁存信号zq_latch之后，校准电路630可以加载zq代码。可以通过校准电路630将zq代码提供给ocd/odt电路，以允许存储器件执行zq校准操作，并且当校准电路630响应于校准锁存信号zq_latch而加载zq代码时，存储器件可以确定出是否继续执行zq校准操作。
60.根据图6的实施例的存储器件的校准控制电路640可以根据校准开始信号zq_start_cmd和校准使能信号zq_en输出校准开始使能信号zq_start_en。根据校准开始信号zq_start_cmd的逻辑电平和校准使能信号zq_en的逻辑电平，校准控制电路640可以确定校准开始使能信号zq_start_en的逻辑状态。例如，当校准开始信号zq_start_cmd和校准使能信号zq_en都是高逻辑电平信号时，校准控制电路640可以通过与(and)门输出逻辑高电平的校准开始使能信号zq_start_en。
61.电源电压vddq可以根据电压电平被分类为具有高逻辑电平和低逻辑电平，并且电压电平可以分别对应于校准电路630的不同操作模式。例如，高电源电压电平vddq_high可
以是在执行zq校准操作时输入到校准电路630的电源电压vddq的电平，而低电源电压电平vddq_low可以是在不执行zq校准操作时输入到校准电路630的电源电压vddq的电平。
62.根据实施例的校准控制电路640的比较器642可以将电源电压vddq与参考电压v
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进行比较，并且因此可以生成比较信号comp。例如，参考电压v
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的电平可以在高电源电压电平vddq_high与低电源电压电平vddq_low之间，并且可以是高电源电压电平vddq_high和低电源电压电平vddq_low的平均值。根据实施例，存储器件可以基于执行zq校准操作所消耗的电量来调节参考电压v
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的电平。例如，存储器件可以测量执行zq校准操作所消耗的电量，并且当确定所测量的电量大于阈值功耗时，可以将参考电压v
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的电平转换为比先前设置的参考电压高的电压电平。
63.校准控制电路640的比较器642可以通过将参考电压v
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的电平与电源电压vddq的电平进行比较来确定出电源电压vddq的电平是高电平还是低电平，并且可以将比较信号comp提供给计数器641。例如，当比较器642确定电源电压vddq的电平低于参考电压v
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的电平时，比较器642可以将逻辑高电平的比较信号comp提供给计数器641。参考电压v
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可以具有固定为特定电平的电平。然而，本发明构思的实施例不限于此。参考电压v
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可以具有根据主机设备和/或用户请求可改变的电平。
64.根据实施例的计数器641可以根据校准开始使能信号zq_start_en和比较信号comp生成计数输出信号ct_out。校准开始使能信号zq_start_en可以是与用于zq校准操作的命令相关联的信号，并且可以是激活计数器641的使能信号。
65.当接收到在特定时间段内处于特定逻辑状态的校准开始使能信号zq_start_en和比较信号comp时，计数器641可以生成计数输出信号ct_out。具有特定逻辑状态的比较信号comp可以处于逻辑高状态。然而，本发明构思的实施例不限于此。例如，在实施例中，当接收到特定逻辑状态的校准开始使能信号zq_start_en和特定逻辑状态的比较信号comp时，计数器641可以使计数值加1，并且当计数值等于或大于参考计数值时，计数器641可以输出逻辑低电平的计数输出信号ct_out。
66.当计数输出信号ct_out和校准开始使能信号zq_start_en处于逻辑高电平时，根据实施例的校准控制电路640可以确定校准命令信号zq_ctr是逻辑高电平信号。当计数输出信号ct_out和校准开始使能信号zq_start_en中的任何一者是逻辑低电平信号时，校准控制电路640可以输出逻辑低电平的校准命令信号zq_ctr。
67.即，当由于存储器控制器或主机设备确定不执行zq校准操作而未向存储器件输入校准开始信号zq_start_cmd和校准使能信号zq_en时，校准控制电路640可以阻止生成校准命令信号zq_ctr。另外，即使从存储器控制器或主机设备接收到控制zq校准操作的执行的校准命令cmd_zq，也应防止在向校准电路施加低电源电压时执行zq校准操作。当比较器642确定出电源电压vddq低于参考电压v
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时，校准控制电路640可以输出逻辑低电平的校准命令信号zq_ctr，因此可以禁用zq校准操作。
68.包括在校准控制电路640中的组件(诸如，计数器641以及向校准电路630输出校准命令信号zq_ctr的and门)，可以分别或统称为命令信号输出单元(或命令信号输出电路)。
69.图7是输入到图6的校准控制电路的信号的定时图。
70.参照图7，如图5b的定时图所示，电源电压vddq可以具有多个电平，但是由于输入了逻辑高电平的校准开始信号zq_start和校准使能信号zq_en，存储器件会违反jedec规范
并执行zq校准操作。
71.由于在第一部分t1中施加了高于参考电压v
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的电平的高电源电压电平vddq_high，因此根据实施例的校准控制电路可以输出逻辑高电平的校准命令信号zq_ctr。因此，在第一部分t1中，校准电路可以执行zq校准操作。
72.然后，在第二部分t2中，在电源电压vddq的电平下降到低电平的理想情况下，校准开始信号zq_start或校准使能信号zq_en应转变为逻辑低电平，但是也可能如在第一部分t1中那样保持逻辑高状态。
73.在第二部分t2中，比较器可以将电源电压vddq的电平与参考电压v
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的电平进行比较，并且当确定电源电压vddq的电平低于参考电压v
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的电平时，比较器可以输出高逻辑电平的比较信号comp。计数器可以通过接收高逻辑电平的比较信号comp和高逻辑电平的校准开始使能信号zq_start_en来开始计数操作。每当产生计数脉冲cp时(即，每当在一个计数定时接收到比较信号comp时)，计数器可以通过使计数值加1，将计数值与参考计数值进行比较。例如，当参考计数值为3时，校准控制电路可以输出高逻辑电平的校准命令信号zq_ctr，直到计数器连续执行两次计数为止。即，当电源电压vddq的电平低于参考电压v
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的电平时，根据实施例的校准控制电路不立即停止zq校准操作，而是可以确定电源电压vddq的状态，直到以低电源电压电平vddq_low施加电源电压vddq之后经过了特定时间段。然后，校准控制电路可以确定出是否阻止zq校准操作。因此，在应当执行zq校准操作但是电源电压vddq发生瞬时下降的情况下，根据实施例的存储器件可以防止zq校准操作被阻止。
74.根据图7的实施例，第二部分t2是生成两次计数脉冲cp的部分。参考计数值为3。然而，本发明构思的实施例不限于此。另外，存储器件可以根据存储器控制器或主机设备的请求来调节参考计数值。例如，存储器件可以根据zq校准操作来测量消耗的电量，并且可以基于消耗的电量来调节参考计数值。当消耗的电量大于参考电量时，存储器控制器或主机设备可以确定要迅速停止不必要的zq校准操作，并且通过减小参考计数值使其小于先前的参考计数值，存储器件可以快速阻止zq校准操作的执行。即，当电源电压vddq低于参考电压v
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的次数等于或大于特定连续参考次数时，存储器件可以输出低逻辑电平的校准命令信号zq_ctr。存储器件可以根据在zq校准操作期间消耗的电量来调节参考计数值。
75.在第三部分t3中，由于连续生成计数脉冲cp的次数超过了参考计数值，因此计数器可以生成低逻辑电平的计数输出信号ct_out。当生成低逻辑电平的计数输出信号ct_out时，可以将计数输出信号ct_out和校准开始使能信号zq_start_en输入到and门，并且可以输出低逻辑电平的校准命令信号zq_ctr。
76.当随着低电源电压电平vddq_low增加到高电源电压电平vddq_high电源电压vddq变得高于参考电压v
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时，存储器件可以进入第四部分t4。在第四部分t4中，比较器可以输出低逻辑电平的比较信号comp，并且计数器可以停止生成计数脉冲cp。因此，存储器件可以生成高逻辑电平的校准命令信号zq_ctr，因此校准电路可以恢复zq校准操作。
77.根据图8的实施例的存储器件的校准控制电路840可以根据后台校准开始信号zq_start_bg和校准使能信号zq_en输出校准开始使能信号zq_start_en。定时器可以通过接收校准开始使能信号zq_start_en来确定出是否输出后台校准开始信号zq_start_bg。图8中所示的校准电路830、校准控制电路840和命令译码器850的某些方面可以分别与先前参考图1和图2描述的校准电路230、校准控制电路240和命令译码器250的某些方面相同或相似。
为了便于说明，可以省略对这些方面的进一步描述。
78.当后台校准开始信号zq_start_bg和校准使能信号zq_en为逻辑高信号时，逻辑高电平的校准开始使能信号zq_start_en可以通过包括在校准控制电路840中的and门输出。比较器842可以通过将电源电压vddq与参考电压v
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进行比较来生成比较信号comp。计数器841可以根据校准开始使能信号zq_start_en和比较信号comp生成计数输出信号ct_out。参照图6描述了由计数器841生成计数输出信号ct_out，因此，为了便于说明，将省略其进一步的详细描述。当校准开始使能信号zq_start_en和计数输出信号ct_out中的任何一者是逻辑低信号时，校准控制电路840可以输出低逻辑电平的校准命令信号zq_ctr。
79.即，当由于存储器控制器或主机设备确定不执行zq校准操作而未向存储器件输入后台校准开始信号zq_start_bg和校准使能信号zq_en时，校准控制电路840可以阻止校准命令信号zq_ctr的生成。另外，即使从存储器控制器或主机设备接收到控制zq校准操作的执行的校准命令cmd_zq，也要防止在向校准电路施加低电源电压时执行zq校准操作。当比较器842确定电源电压vddq低于参考电压v
ref
时，校准控制电路840可以输出低逻辑电平的校准命令信号zq_ctr，因此可以禁用zq校准操作。
80.图9的存储器件可以包括校准控制电路940，在校准控制电路940中，图6的校准控制电路640的一部分可以连接到图8的校准控制电路840的一部分。即，当从命令译码器950接收到校准开始信号zq_start_cmd时，或者当通过经由其反馈校准开始使能信号zq_start_en的反馈电路接收到后台校准开始信号zq_start_bg时，图9的存储器件可以输出校准命令信号zq_ctr。图9中所示的校准电路930、校准控制电路940和命令译码器950的某些方面可以分别与先前参考图1和图2描述的校准电路230、校准控制电路240和命令译码器250的某些方面相同或相似。为了便于说明，可以省略对这些方面的进一步描述。
81.当从存储器控制器或主机设备输入校准使能信号zq_en时，存储器件可以接收命令使能信号zq_en(cmd)或后台使能信号zq_en(bg)。命令使能信号zq_en(cmd)是用于根据来自存储器控制器或主机设备的命令激活zq校准操作的执行的信号，而后台使能信号zq_en(bg)可以是用于基于存储器件的内部反馈激活zq校准操作的执行的信号。即，当存储器控制器或主机设备确定需要zq校准操作时，可以将后台使能信号zq_en(bg)和命令使能信号zq_en(cmd)中的任何一者的校准使能信号zq_en提供给存储器件。
82.根据实施例，不同时向存储器件施加后台使能信号zq_en(bg)和命令使能信号zq_en(cmd)，并且当存储器控制器或主机设备通过直接发送命令确定执行zq校准操作时，仅向存储器件发送命令使能信号zq_en(cmd)。相比之下，当存储器控制器或主机设备确定在存储器件内部执行zq校准操作时，可以仅向存储器件提供后台使能信号zq_en(bg)。在实施例中，当存储器控制器或主机设备确定不需要执行zq校准操作时，命令使能信号zq_en(cmd)和后台使能信号zq_en(bg)均不被提供给存储器件。
83.比较器942可以通过将电源电压vddq与参考电压v
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进行比较来生成比较信号comp，并且计数器941可以根据校准开始使能信号zq_start_en和比较信号comp生成计数输出信号ct_out。当计数输出信号ct_out和校准开始使能信号zq_start_en处于高逻辑电平时，校准控制电路940可以确定校准命令信号zq_ctr是逻辑高信号。当计数输出信号ct_out和校准开始使能信号zq_start_en中的任何一者是逻辑低信号时，可以输出逻辑低电平的校准命令信号zq_ctr。
84.即，当由于存储器控制器或主机设备确定不执行zq校准操作而未向存储器件输入校准开始信号zq_start和校准使能信号zq_en时，校准控制电路940可以阻止生成校准命令信号zq_ctr。另外，即使从存储器控制器或主机设备接收到控制zq校准操作的执行的校准命令cmd_zq，也要防止在向校准电路施加低电源电压时执行zq校准操作，并且，当比较器942确定电源电压vddq低于参考电压v
ref
时，校准控制电路940可以输出低逻辑电平的校准命令信号zq_ctr，从而可以禁用zq校准操作。
85.图10是根据实施例的存储器件的操作方法的操作的流程图。
86.在操作s100中，根据实施例的存储器件可以确定出是否发送了校准开始信号zq_start。校准开始信号zq_start可以是包括在从存储器控制器或主机设备接收到的命令中的信号，或者可以是在内部反馈电路中周期性地生成的后台信号。当发送了校准开始信号zq_start时，存储器件可以执行操作s200，而当未发送校准开始信号zq_start时，存储器件可以结束zq校准操作。
87.在操作s200中，根据实施例的存储器件可以将电源电压vddq与参考电压v
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进行比较。当电源电压vddq高于参考电压v
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时，存储器件可以确定电源电压vddq具有高电源电压电平vddq_high，而当电源电压vddq低于参考电压v
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时，存储器件可以确定电源电压vddq具有低电源电压电平vddq_low。
88.在操作s300中，当存储器件确定电源电压vddq具有高电源电压电平vddq_high时，存储器件可以输出高逻辑电平的校准命令信号zq_ctr。当高逻辑电平的校准命令信号zq_ctr被输入到校准电路时，校准电路可以执行zq校准操作。
89.在操作s400中，当存储器件确定电源电压vddq具有低电源电压电平vddq_low时，存储器件可以输出低逻辑电平的校准命令信号zq_ctr。当低逻辑电平的校准命令信号zq_ctr输入到校准电路时，校准电路不执行zq校准操作，并且可以再次在操作s100中确定出是否将校准开始信号zq_start输入到存储器件，因此重复上述操作。
90.图11是根据包括图6至图9的计数器的校准控制电路的实施例的操作方法的操作的流程图。
91.根据实施例，当确定电源电压低于参考电压v
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时，存储器件可以在每个计数定时使计数值加1。在操作s210中，当确定电源电压vddq低于参考电压v
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时，存储器件可以判定临时存储在计数器中的计数值是0还是等于或大于1。当计数值为0时，计数器可以将与所产生的计数脉冲相对应的计数定时确定为初始计数定时。当与所产生的计数脉冲相对应的计数定时被确定为初始计数定时时，存储器件可以进行到操作s220，而当计数定时未被确定为初始计数定时时，存储器件可以进行到操作s230。
92.在操作s220中，存储器件可以至少临时开始存储计数值，因此可以开始计数操作。在操作s230中，存储器件可以基于与计数定时相对应产生的计数脉冲使计数值加1。
93.在操作s240中，存储器件可以确定出计数器的累计计数值是否大于参考计数值。参考计数值可以被预先设置。然而，本发明构思的实施例不限于此。参考计数值可以是根据所消耗的电量可调节的。当累积计数值大于参考计数值时，存储器件可以通过进行到操作s400来生成低逻辑电平的校准命令信号zq_ctr，而当累积计数值小于参考计数值时，存储器件可以进行到操作s100。
94.图12至图14示出了包括磁滞比较器1241的校准控制电路的实施例。
95.根据图12的实施例的存储器件的校准控制电路1240可以响应于校准开始信号zq_start_cmd和校准使能信号zq_en输出校准开始使能信号zq_start_en。校准控制电路1240可以响应于校准开始信号zq_start_cmd和校准使能信号zq_en确定校准开始使能信号zq_start_en的逻辑状态。例如，当校准开始信号zq_start_cmd和校准使能信号zq_en是逻辑高信号时，校准控制电路1240可以通过and门输出逻辑高电平的校准开始使能信号zq_start_en。图12中所示的校准电路1230、校准控制电路1240和命令译码器1250的某些方面可以分别与先前参考图1和图2描述的校准电路230、校准控制电路240和命令译码器250的某些方面相同或相似。为了便于说明，可以省略对这些方面的进一步描述。
96.根据实施例的存储器件可以基于以磁滞模式操作的磁滞(hysteresis)比较器1241将电源电压vddq的电平分类为高电平和低电平。磁滞比较器1241可以被称为施密特触发器(schmitt trigger)。在磁滞模式下，至少两个参考电压与电源电压vddq进行比较。当电源电压vddq等于或高于第一参考电压v
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时，电源电压vddq可以具有高电平，而当电源电压vddq等于或低于第二参考电压v
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时，电源电压vddq可以具有低电平。在这种情况下，第一参考电压v
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的电平可以大于第二参考电压v
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的电平。
97.当磁滞比较器1241在磁滞模式下操作时，比较器1241可以基于电源电压vddq的先前逻辑电平，确定出具有在第一参考电压v
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与第二参考电压v
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之间的电压的电源电压vddq是具有高逻辑电平还是具有低逻辑电平。例如，当输入到磁滞比较器1241的电源电压vddq具有比第一参考电压v
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低的电平时，并且当电源电压vddq的先前电平大于第一参考电压v
ref1
的电平时，比较器1241可以确定电源电压vddq具有高电源电压电平vddq_high。相比之下，当输入到比较器1241的电源电压vddq具有低于第一参考电压v
ref1
的电平时，或者当电源电压vddq的先前电平低于第一参考电压v
ref1
的电平时，比较器1241可以确定电源电压vddq具有低电源电压电平vddq_low。
98.即，比较器1241可以根据校准命令信号zq_ctr的先前逻辑状态，确定出第一参考电压v
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和第二参考电压v
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中的哪一个将与电源电压vddq进行比较。当校准命令信号zq_ctr的先前逻辑状态为逻辑高电平时，比较器1241可以将第一参考电压v
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与电源电压vddq进行比较，并且当校准命令信号zq_ctr的先前逻辑状态为逻辑低电平时，磁滞比较器1241可以将第二参考电压v
ref2
与电源电压vddq进行比较。
99.当确定电源电压vddq具有高电源电压电平vddq_high时，根据实施例的比较器1241可以输出高逻辑电平的比较信号comp，而当确定电源电压vddq具有低电平时，比较器1241可以输出低逻辑电平的比较信号comp。
100.存储器件的校准控制电路1240可以根据校准开始使能信号zq_start_en和比较信号comp，将校准命令信号zq_ctr提供给校准电路1230。当校准开始使能信号zq_start_en和比较信号comp为逻辑高信号时，可以确定校准命令信号zq_ctr为逻辑高，并且当校准开始使能信号zq_start_en和比较信号comp中的任何一者为逻辑低信号时，校准控制电路1240可以输出逻辑低的校准命令信号zq_ctr。
101.即，当由于存储器控制器或主机设备确定不执行zq校准操作而未向存储器件输入校准开始信号zq_start_cmd和校准使能信号zq_en时，校准控制电路1240可以阻止校准命令信号的生成。另外，当比较器1241确定电源电压vddq具有低逻辑电平时，校准控制电路1240可以通过输出低逻辑电平的校准命令信号zq_ctr来禁用zq校准操作。
102.图13是输入到图12的校准控制电路的信号的定时图。
103.在第五部分t5中，根据实施例的校准控制电路可以由于大于第一参考电压v
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的高电源电压电平vddq_high而输出高逻辑电平的校准命令。在第五部分t5的电源电压vddq变得等于第一参考电压v
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的时间点处，存储器件可以确定电源电压vddq的先前电平，并且参照图13，因为电源电压vddq的先前电平是高逻辑电平，所以校准控制电路可以继续确定电源电压vddq具有高逻辑电平。因此，尽管电源电压vddq在第一参考电压v
ref1
和第二参考电压v
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之间，校准控制电路也可以输出高逻辑电平的校准命令信号zq_ctr。
104.然后，在第六部分t6中，随着电源电压vddq的电平下降到低逻辑电平，校准开始信号zq_start或校准使能信号zq_en的逻辑状态在理想情况下应转变为低逻辑电平，但是可能如第五部分t5中那样保持逻辑高状态。
105.在第六部分t6中，由于电源电压vddq的电平变得低于第二参考电压v
ref2
的电平，因此校准控制电路可以确定电源电压vddq具有低电平，因此，校准控制电路可以输出低逻辑电平的比较信号comp。校准控制电路可以通过例如and门将校准开始使能信号zq_start_en的逻辑状态与比较信号comp的逻辑状态进行比较，并且由于比较信号comp为逻辑低信号，因此校准控制电路可以输出低逻辑电平的校准命令信号zq_ctr。
106.在第六部分t6的电源电压vddq变得等于第二参考电压v
ref2
的时间点处，存储器件可以确定电源电压vddq的先前电平，并且参照图13，因为电源电压vddq的先前电平为低逻辑电平，所以校准控制电路可以继续确定电源电压vddq具有低逻辑电平。因此，尽管电源电压vddq在第一参考电压v
ref1
与第二参考电压v
ref2
之间，校准控制电路也可以继续输出低逻辑电平的校准命令信号zq_ctr。
107.即，校准控制电路可以根据校准命令信号zq_ctr的逻辑状态，确定在第一参考电压v
ref1
与第二参考电压v
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之间的与电源电压vddq比较的参考电压。在第五部分t5中，因为校准命令信号zq_ctr为逻辑高信号，所以校准控制电路可以将电源电压vddq与第二参考电压v
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进行比较，并且在第六部分t6中，因为校准命令信号zq_ctr为逻辑低信号，所以校准控制电路可以将电源电压vddq与第一参考电压v
ref1
进行比较。
108.在第七部分t7中，因为电源电压vddq变得高于第一参考电压v
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，所以校准控制电路可以确定电源电压vddq具有高逻辑电平，并且可以输出高逻辑电平的比较信号comp。校准控制电路可以通过使用例如and门将校准开始使能信号zq_start_en的逻辑状态与比较信号comp的逻辑状态进行比较，并且因为校准开始使能信号zq_start_en的逻辑状态和比较信号comp的逻辑状态为高逻辑电平，所以校准控制电路可以输出高逻辑电平的校准命令信号zq_ctr。因此，校准控制电路可以通过向校准电路提供高逻辑电平的校准命令信号zq_ctr来恢复zq校准操作。
109.图14和图15示出了包括磁滞比较器的校准控制电路的示例。
110.根据图14的实施例的存储器件的校准控制电路1440可以根据后台校准开始信号zq_start_bg和校准使能信号zq_en输出校准开始使能信号zq_start_en。比较器1441可以确定出电源电压vddq是具有高逻辑电平还是具有低逻辑电平。比较器1441可以是在磁滞模式下工作的磁滞比较器1441。磁滞比较器1441可以通过确定出电源电压vddq是具有低逻辑电平还是具有高逻辑电平来输出比较信号comp。参考图12描述了比较信号comp的输出，因此，为了便于说明，将省略其进一步的详细描述。图14中所示的校准电路1430、校准控制电
路1440和命令译码器1450的某些方面可以分别与先前参考图1和图2描述的校准电路230、校准控制电路240和命令译码器250的某些方面相同或相似。为了便于说明，可以省略对这些方面的进一步描述。
111.当校准开始使能信号zq_start_en和比较信号comp是逻辑高信号时，校准控制电路1440可以确定校准命令信号zq_ctr是逻辑高信号；而当校准开始使能信号zq_start_en和比较信号comp中的任何一者是逻辑低信号时，校准控制电路1440可以输出低逻辑电平的校准命令信号zq_ctr。
112.即，当由于存储器控制器或主机设备确定不执行zq校准操作而未向存储器件输入后台校准开始信号zq_start_bg和校准使能信号zq_en时，校准控制电路1440可以阻止校准命令信号zq_ctr的生成。另外，当磁滞比较器1441确定电源电压vddq具有低电平时，校准控制电路1440可以通过输出低逻辑电平的校准命令信号zq_ctr禁用zq校准操作。
113.图15的存储器件可以包括校准控制电路1540，在校准控制电路1540中，图12的校准控制电路1240的一部分连接到图14的校准控制电路1440的一部分。即，当图15的存储器件从命令译码器1550接收到校准开始信号zq_start_cmd，或者通过经由其接收校准开始使能信号zq_start_en的反馈电路接收到后台校准开始信号zq_start_bg时，存储器件可以输出校准命令信号zq_ctr。
114.当存储器控制器或主机设备确定要执行zq校准操作时，可以将后台使能信号zq_en(bg)和命令使能信号zq_en(cmd)中的任何一者的校准使能信号zq_en提供给存储器件。不同时向存储器件施加后台使能信号zq_en(bg)和命令使能信号zq_en(cmd)，并且当由于存储器控制器或主机设备直接向存储器件发送命令而确定执行zq校准操作时，仅可以向存储器件发送命令使能信号zq_en(cmd)。图15中所示的校准电路1530、校准控制电路1540和命令译码器1550的某些方面可以分别与先前参考图1和图2描述的校准电路230、校准控制电路240和命令译码器250的某些方面相同或相似。为了便于说明，可以省略对这些方面的进一步描述。
115.校准控制电路1540可以通过接收校准开始信号zq_start和校准使能信号zq_en来生成校准开始使能信号zq_start_en。磁滞比较器1541可以基于在磁滞模式下操作的比较器1541来生成比较信号comp。参照图12和图13描述了校准开始使能信号zq_start_en和比较信号comp的生成，为了便于说明，将省略其进一步的详细描述。
116.当校准开始使能信号zq_start_en和比较信号comp是逻辑高信号时，校准控制电路1540可以确定校准命令信号zq_ctr是逻辑高信号；而当校准开始使能信号zq_start_en和比较信号comp中的任何一者是逻辑低信号时，则校准控制电路1540可以输出低逻辑电平的校准命令信号zq_ctr。
117.即，当由于存储器控制器或主机设备确定不执行zq校准操作而未向存储器件输入校准开始信号zq_start和校准使能信号zq_en时，校准控制电路1540可以阻止校准命令信号的生成。另外，当比较器1541确定电源电压vddq具有低逻辑电平时，校准控制电路1540可以通过输出低逻辑电平的校准命令信号zq_ctr禁用zq校准操作。
118.根据图12和图15的实施例，当电源电压vddq具有在第一比较电压与第二比较电压之间的值时，在某些情况下，校准控制电路可以维持先前的电压电平。因此，校准控制电路可以防止可能由于电源电压vddq中的噪声而导致的校准命令信号zq_ctr的逻辑状态的不
期望的切换。例如，参照图13，当电源电压vddq具有高逻辑电平时，电源电压vddq可能由于噪声而降低到低于或等于第一参考电压v
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，而在磁滞模式下工作的比较器可以将校准命令信号zq_ctr的逻辑状态保持为逻辑高状态，除非电源电压vddq下降到低于或等于第二参考电压v
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。
119.图16是图12至图15的根据包括磁滞比较器的校准控制电路的示例的操作方法的操作的流程图。
120.在操作s110中，当接收到校准开始信号zq_start时，校准控制电路可以确定校准命令信号zq_ctr的当前逻辑状态。当校准命令信号zq_ctr的逻辑状态为高逻辑电平时，校准控制电路可以进行到操作s120。当校准命令信号zq_ctr的逻辑状态为低逻辑电平时，校准控制电路可以进行到操作s130。
121.在操作s120中，当确定校准命令信号zq_ctr的当前逻辑状态为高逻辑电平时，校准控制电路可以将与电源电压vddq进行比较的比较电压设置为第二参考电压v
ref2
。在操作s130中，当确定校准命令信号zq_ctr的当前逻辑状态为低逻辑电平时，校准控制电路可以将与电源电压vddq进行比较的比较电压设置为第一参考电压v
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。因此，当校准命令信号zq_ctr的逻辑状态为高逻辑电平时，校准控制电路可以继续输出高逻辑电平的校准命令信号zq_ctr，而不管电源电压vddq与第一参考电压v
ref1
比较的结果如何。当校准命令信号zq_ctr的逻辑状态为低逻辑电平时，校准控制电路可以继续输出低逻辑电平的校准命令信号zq_ctr，而不管电源电压vddq与第二参考电压v
ref2
比较的结果如何。
122.图17示出了包括计数器和磁滞比较器的校准控制电路的示例。图18是输入到图17的校准控制电路的信号的定时图。
123.图17的校准控制电路1740可以包括在磁滞模式下工作的磁滞比较器1742，而不是图8所示的校准控制电路的比较器842。根据校准命令信号zq_ctr的逻辑状态，在将电源电压vddq与第一参考电压v
ref1
和第二参考电压v
ref2
之一进行比较时，可以生成从比较器1742输出的比较信号comp。图17中所示的校准电路1730、校准控制电路1740和命令译码器1750的某些方面可以分别与先前参考图1和图2描述的校准电路230、校准控制电路240和命令译码器250的某些方面相同或相似。为了便于说明，可以省略对这些方面的进一步描述。
124.在第八部分t8中，校准命令信号zq_ctr的逻辑状态为高逻辑电平，并且校准控制电路1740可以将电源电压vddq与第二参考电压v
ref2
进行比较并且可以生成比较信号comp。在这种情况下，磁滞比较器1742可以将低逻辑电平的比较信号comp提供给计数器1741。计数器1741可以输出高逻辑电平的计数输出信号ct_out而不执行计数操作，因此，可以将高逻辑电平的校准命令信号zq_ctr提供给校准电路1730。
125.在第九部分t9中，因为电源电压vddq下降到低于或等于第二参考电压v
ref2
，所以比较器1742可以改变比较信号comp的逻辑状态。比较器1742可以在第九部分t9中使比较信号comp的逻辑低状态转变为逻辑高状态，并且接收校准开始使能信号zq_start_en和高逻辑电平的比较信号comp的计数器1741可以通过生成计数脉冲cp来执行计数操作。计数器1741生成小于或等于参考计数值的计数脉冲cp，因此，计数器1741可以输出与第八部分t8中的计数输出信号ct_out相同的计数输出信号ct_out。校准控制电路1740可以继续将高逻辑电平的校准命令信号zq_ctr提供给校准电路1730。
126.在第十部分t10中，计数器1741可以连续生成超过参考计数值的计数脉冲cp，因
此，可以生成逻辑低电平的计数输出信号ct_out。当生成低逻辑电平的计数输出信号ct_out时，可以经由and门连接计数输出信号ct_out和校准开始使能信号zq_start_en，并且可以输出低逻辑电平的校准命令信号zq_ctr。
127.当随着低电源电压电平vddq_low增加到高电源电压电平vddq_high电源电压vddq变得高于第一参考电压v
ref1
时，存储器件可以进入第十一部分t11。在第十一部分t11中，磁滞比较器1742可以输出低逻辑电平的比较信号comp，并且计数器1741可以停止生成计数脉冲cp。因此，校准控制电路1740可以向校准电路1730发送高逻辑电平的校准命令信号zq_ctr，并且校准电路1730可以恢复zq校准操作。
128.如在本发明构思的领域中传统的那样，从功能块、单元和/或模块角度描述和图示了实施例。本领域技术人员将理解，通过可以使用基于半导体的制造技术或其他制造技术形成的电子(或光学)电路(诸如，逻辑电路、分立组件、微处理器、硬连线电路、存储元件、布线连接等)物理地实现这些块、单元和/或模块。在由微处理器或类似物实现块、单元和/或模块的情况下，可以使用软件(例如，微代码)对它们进行编程以执行本文所讨论的各种功能，并且可以可选地由固件和/或软件来驱动它们。或者，每个块、单元和/或模块可以由专用硬件来实现，或者由执行一些功能的专用硬件和执行其他功能的处理器(例如，一个或更多个被编程的微处理器和相关的电路)的组合来实现。
129.尽管已经参考本发明构思的实施例具体示出和描述了本发明构思，但是将理解，在不脱离由所附权利要求限定的本发明构思的精神和范围的情况下，可以在形式和细节上进行各种改变。