芯片外驱动系统的制作方法

1.本案关于一种芯片外驱动系统以及信号补偿方法，特别是关于一种用于改善信号失真的芯片外驱动系统以及信号补偿方法。


背景技术：

2.在现今科技的发展中，内存的运作速度变得越来越快。在高速数据传输的运作过程中，信号的振幅会衰减，造成信号失真。
3.因此，如何改善在高速数据传输中的信号失真是本领域中重要的问题。


技术实现要素：

4.本揭示文件的一态样提供一种芯片外驱动系统，包含决策电路、复数个第一可调式增强电路以及上拉电路。决策电路用以依据频率以及输入数据，输出第一决策信号以及第二决策信号。第一可调式增强电路耦接决策电路。第一可调式增强电路中的每一者用以响应于第一决策信号、第二决策信号以及复数个第一选则信号中的一者，产生复数个第一控制信号中的一者。上拉电路包含复数个第一驱动器。第一驱动器中的每一者耦接多个第一可调式增强电路中的对应者并且第一驱动器中的每一者用以响应于多个第一控制信号中的对应者而启用。
5.本揭示文件的芯片外驱动系统，其中当该输入数据从第一位准转换为第二位准时，决策电路用以产生具有高位准的脉冲作为第一决策信号；并且当输入数据从第二位准转换为第一位准时，决策电路用以产生具有低位准的另一脉冲作为第二决策信号。
6.本揭示文件的芯片外驱动系统，其中当第一决策信号以及第二决策信号皆是在低位准时，该些第一可调式增强电路将该些第一控制信号全部设定为系统高电压，使得该些第一驱动器全部关断；并且当第一决策信号以及第二决策信号皆是在高位准时，该些第一可调式增强电路将该些第一控制信号全部设定为系统低电压，使得该些第一驱动器全部开启。
7.本揭示文件的芯片外驱动系统，其中当第一决策信号是在低位准并且第二决策信号是在高位准时，该些第一可调式增强电路分别提供该些第一选择信号作为该些第一控制信号，使得一部分的该些第一驱动器关断并且另一部分的该些第一驱动器开启。
8.本揭示文件的芯片外驱动系统，其中该些第一可调式增强电路中的每一者包含第一多工器、第二多工器以及第三多工器。第一多工器用以接收第一决策信号、系统低电压以及致能信号。当致能信号是在高位准时第一多工器输出第一决策信号，当致能信号是在低位准时第一多工器输出系统低电压。第二多工器用以接收第二决策信号、系统高电压以及致能信号，当致能信号是在高位准时第二多工器输出第二决策信号，当致能信号是在低位准时第二多工器输出系统高电压。第三多工器耦接第一多工器以及第二多工器。第三多工器用以接收系统低电压、系统高电压、该些第一选择信号中的该者、来自第一多工器的第三决策信号以及来自第二多工器的第四决策信号，并且第三多工器用以响应于第三决策信号
以及第四决策信号，输出该些第一控制信号中的该者。
9.本揭示文件的芯片外驱动系统，其中当第三决策信号以及第四决策信号是在高位准时，第三多工器用以输出系统低电压作为该些第一控制信号中的该者；当第三决策信号以及第四决策信号是在低位准时，第三多工器用以输出系统高电压作为该些第一控制信号中的该者；并且当第三决策信号是在低位准以及第四决策信号是在高位准时，第三多工器用以输出该些第一选择信号中的该者。
10.本揭示文件的芯片外驱动系统，其中该些第一驱动器为p型金属氧化物半导体场效晶体管。
11.本揭示文件的另一态样提供一种芯片外驱动系统，包含决策电路、复数个第二可调式增强电路以及下拉电路。决策电路用以依据频率以及输入数据，输出第一决策信号以及第二决策信号。第一可调式增强电路耦接决策电路。第二可调式增强电路中的每一者用以响应于第一决策信号、第二决策信号以及复数个第二选则信号中的一者，产生复数个第二控制信号中的一者。下拉电路包含复数个第二驱动器。第二驱动器中的每一者耦接多个第二可调式增强电路中的对应者，并且第二驱动器中的每一者用以响应于多个第二控制信号中的对应者而启用。
12.本揭示文件的芯片外驱动系统，其中当输入数据从第一位准转换为第二位准时，决策电路用以产生具有高位准的脉冲作为第一决策信号；并且当输入数据从第二位准转换为第一位准时，决策电路用以产生具有低位准的脉冲作为第二决策信号。
13.本揭示文件的芯片外驱动系统，其中当第一决策信号以及第二决策信号皆是在低位准时，第二可调式增强电路将该些第二控制信号设定在系统高电压，使得该些第二驱动器全部开启；并且当第一决策信号以及第二决策信号皆是在高位准时，第二可调式增强电路将该些第二控制信号设定在系统低电压，使得该些第二驱动器全部关断。
14.本揭示文件的芯片外驱动系统，其中当第一决策信号是在低位准以及第二决策信号是在高位准时，第二可调式增强电路提供该些第二选择信号作为该些第二控制信号，使得一部分的该些第二驱动器关断并且另一部分的该些第二驱动器开启。
15.本揭示文件的芯片外驱动系统，其中该些第二可调式增强电路中每一者包含第一多工器、第二多工器以及第三多工器。第一多工器用以接收第一决策信号、系统低电压以及致能信号，并且当致能信号在高位准时第一多工器用以输出第一决策信号，当致能信号在低位准时第一多工器用以输出系统低电压。第二多工器用以接收第二决策信号、系统高电压以及致能信号，并且当致能信号在高位准时第二多工器用以输出第二决策信号，当致能信号在低位准时第二多工器用以输出系统高电压。第三多工器耦接第一多工器以及第二多工器，第三多工器用以接收系统低电压、系统高电压、该些第二选择信号中的该者、来自第一多工器的第三决策信号以及来自第二多工器的第四决策信号，并且第三多工器用以响应于第三决策信号以及第四决策信号输出该些第二控制信号中的该者。
16.本揭示文件的芯片外驱动系统，其中当第三决策信号以及第四决策信号在高位准时第三多工器用以输出系统低电压作为第二控制信号。当第三决策信号以及第四决策信号在低位准时，第三多工器用以输出系统高电压作为第二控制信号；并且当第三决策信号在低位准以及第四决策信号在高位准时第三多工器用以输出该些第二选择信号中的该者。
17.本揭示文件的芯片外驱动系统，其中该些第二驱动器为n型金属氧化物半导体场
效晶体管。
18.本揭示文件的另一态样提供一种信号补偿方法。信号补偿方法包含：当输入数据从第一位准转换为第二位准时，产生具有高位准的脉冲作为第一决策信号；当该输入数据从该第二位准转换为该第一位准时，产生具有低位准的脉冲作为第二决策信号；响应于该第一决策信号、该第二决策信号以及复数个第一选择信号，分别产生复数个第一控制信号；响应于该第一决策信号、该第二决策信号以及复数个第二选择信号，分别产生复数个第二控制信号；响应于该些第一控制信号，分别启动复数个第一驱动器；以及响应于该些第二控制信号，分别启动复数个第二驱动器。
19.本揭示文件的再一态样提供一种芯片外驱动系统。芯片外驱动系统包含决策电路、第一可调式增强电路、第二可调式增强电路、上拉电路以及下拉电路。决策电路用以依据频率以及输出数据输出第一决策信号以及第二决策信号。第一可调式增强电路耦接该决策电路，其中第一可调式增强电路用以响应于第一决策信号、第二决策信号以及第一选择信号产生第一控制信号。第二可调式增强电路耦接决策电路，其中第二可调式增强电路用以响应于第一决策信号、第二决策信号以及第二选择信号产生第二控制信号。上拉电路用以响应于第一控制信号而启用。下拉电路用以响应于第二控制信号而启用。
20.综上所述，在本揭示文件多样的实施例中，切换为致能位准的控制信号的数量是由致能信号以及选择信号所控制，并且控制信号在致能位准的时间点是由决策信号所控制。其中上拉电路及下拉电路各自的多个驱动器在何时开启以及开启的驱动器数量是由对应的控制信号所决定。因此，可以控制芯片外驱动系统产生的输出信号在上升及下降时信号变化的回转率(slew rate)，使其符合实际需求。
附图说明
21.为使本揭露的上述和其他目的、特征、优点与实施例能更明显易懂，所附图式的说明如下：
22.图1为依据本揭露一些实施例的芯片外驱动系统的示意图。
23.图2为依据本揭露一些实施例的上拉驱动电路以及下拉驱动电路的示意图。
24.图3a～图3d为依据本揭露一些实施例的p型驱动器的示意图。
25.图4a～图4d为依据本揭露一些实施例的n型驱动器的示意图。
26.图5为依据本揭露一些实施例的第一可调式增强电路以及第二可调式增强电路的示意图。
27.图6为依据本揭露一些实施例的可调式增强电路的示意图。
28.图7为依据本揭露一些实施例芯片外驱动系统的示意图。
具体实施方式
29.下列举实施例配合所附图示做详细说明，但所提供的实施例并非用以限制本揭露所涵盖的范围，而结构运作的描述非用以限制其执行顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本揭露所涵盖的范围。另外，图示仅以说明为目的，并未依照原尺寸作图。为使便于理解，下述说明中相同元件或相似元件将以相同的符号标示来说明。
30.在全篇说明书与权利要求书所使用的用词(terms)，除有特别注明除外，通常具有每个用词使用在此领域中、在此揭露的内容中与特殊内容中的平常意义。
31.需要注意的是，本文中使用“第一”、“第二”、
…
等用语描述不同元件，该用语仅是用以区别以相同技术用语描述的元件或操作。
32.于本文中，当元件被称为“耦接”或“耦接”时，可指“电性耦接”或“电性耦接”。“耦接”或“耦接”也可用以表示二或多个元件间相互搭配操作或互动。此外，在本文中所使用的用词“包含”、“包括”、“具有”、“含有”等等，均为开放性的用语，即意指“包含但不限于”。此外，本文中所使用的“及/或”，包含相关列举项目中一或多个项目的任意一个以及其所有组合。
33.请参阅图1。图1为依据本揭露一些实施例的芯片外驱动系统100的示意图。如图1所示，芯片外驱动系统100包含决策电路120、芯片外驱动器(off chip driver；ocd)前端驱动电路140以及芯片外驱动器(ocd)驱动电路160。在一些实施例中，芯片外驱动器前端驱动电路140包含第一补偿电路142、第二补偿电路144。第一补偿电路142包含多个第一可调式增强电路aec1_1～aec_y。第二补偿电路144包含多个第二可调式增强电路aec2_1～aec2_z。在一些实施例中，芯片外驱动器驱动电路160包含上拉电路162以及下拉电路164。一般而言，芯片外驱动系统100包含芯片外驱动器控制电路(off chip driver control；ocd control)以及芯片上终止(on-die termination；odt)。图1所绘示的这些信号(例如：optp，dup，ddn)只是芯片外驱动器的部分控制信号。在一些其他的实施例中，会有芯片上终止控制信号以及其他的芯片外驱动器控制信号。
34.在结构上，决策电路120耦接芯片外驱动器前端驱动电路140。芯片外驱动器前端驱动电路140耦接芯片外驱动器驱动电路160。详细而言，第一补偿电路142耦接决策电路120以及上拉驱动电路162。第二补偿电路144耦接决策电路120以及下拉驱动电路164。
35.请参阅图2，图2为依据本揭露一些实施例的上拉驱动电路162以及下拉驱动电路164的示意图。如图2所示，上拉驱动电路162包含主要单元162a以及选择单元162b。主要单元162a包含p型驱动器pd0以及晶体管r1。选择单元162b包含多个p型驱动器pd1～pdy以及晶体管r2，其中在pdy中的y为整数。
36.在结构上，p型驱动器pd0耦接系统高电压vdd以及节点n1。晶体管r1耦接节点n1以及输入/输出垫i/o。晶体管r1耦接节点n1以及输入/输出垫i/o。p型驱动器pd1～pdy耦接系统高电压vdd以及节点n2。晶体管r2耦接节点n2以及输入/输出垫i/o。
37.相似地，如图2所示，下拉驱动电路164包含主要单元164a以及选择单元164b。主要单元164a包含n型驱动器nd0以及晶体管r3。选择单元164b包含多个n型驱动器nd1～ndz以及晶体管r4，其中在ndz中的z为整数。
38.在结构上，n型驱动器nd0耦接系统低电压vss以及节点n3。晶体管r3耦接节点n3以及输入/输出垫i/o。晶体管r3耦接节点n3以及输入/输出垫i/o。n型驱动器nd1～ndz耦接系统低电压vss以及节点n4。晶体管r4耦接节点n4以及输入/输出垫i/o。在一些实施例中，晶体管r1、r2、r3以及r4的数值可为0或者是任何大于0的数值。
39.请参阅图3a至图3d。图3a至图3d为依据本揭露一些实施例的p型驱动器pd_a～pd_d的示意图。在一些实施例中，图2所绘示的p型驱动器pd0～pdy可以被理解为如图3a所绘示包含晶体管mp《1》的p型驱动器pd_a。晶体管mp《1》的第一端耦接系统高电压vdd。晶体管mp《
1》的第二端耦接输入/输出垫i/o。晶体管mp《1》的控制端用以接收上拉控制信号pup_k。晶体管mp《1》用以依据具有低位准的上拉控制信号pup_k而导通，以便提供系统高电压vdd至输入/输出垫i/o。
40.在其他的一些实施例中，如图2所示的p型驱动器pd0～pdy可以被理解为如图3b所示的p型驱动器pd_b、图3c所示的p型驱动器pd_c或者是图3d所示的p型驱动器pd_d。如图3b所示，p型驱动器pd_b包含晶体管mp《1》及电阻r5，并且电阻r5与晶体管mp《1》串联连接。如图3c所示，p型驱动器pd_c包含多个串联连接的晶体管mp《1》～mp《x》。如图3d所示，p型驱动器pd_d包含多个串联连接的晶体管mp《1》～mp《x》以及电阻r5，并且电阻r5与晶体管mp《1》～mp《x》串联连接。上述mp《x》之中的x为整数。在架构上，晶体管mp《k 1》耦接晶体管mp《k》的第一端，并且晶体管mp《k 1》以及mp《k》其中的k为小于x的整数。在操作上，晶体管mp《2》～mp《x》类似于晶体管mp《1》，在此不再赘述。
41.值得注意的是，虽然图2所绘示的p型驱动器pd0～pdy分别接收上拉控制信号pup_a、pup_b1～pup_by，为了方便及清楚的理解上拉控制信号，在图3a～图3d中，由p型驱动器pd_a～pd_d接收的上拉控制信号全部以pup_k表示。即，上拉控制信号pup_k可以是上拉控制信号pup_a、pup_b1～pup_by中的对应者。此外，当p型驱动器pd_a～pd_d由包含选择单元162b的p型驱动器来实现时，如图4a～图4d中的节点n1可以由节点n2取代。
42.请参阅图4a～图4d。图4a～图4d为依据本揭露一些实施例的n型驱动器nd_a～nd_d的示意图。在一些实施例中，在图2中的n型驱动器nd_0～nd_z可以被各自理解为图4a～图4d所示的n型驱动器nd_a～nd_d。图4a～图4d所示的n型驱动器nd类似于图3a～图3d所示的p型驱动器pd，但是在图4a～图4d中所示的n型驱动器nd与在图3a～图3d中所示的p型驱动器pd的不同之处在于，n型晶体管mn《1》～mn《x》取代了p型晶体管mp《1》～mp《x》，下拉控制信号pdn_k取代上拉控制信号pup_k，并且系统低电压vss取代系统高电压vdd。换而言之，在图3a～图3d中，电流从p型驱动器的pd的顶部(例如系统高电压vdd)流至底部(例如节点n1)，在图4a～图4d中，电流从n型驱动器的顶部(例如节点n3)流至底部(例如系统低电压vss)。为了简洁明了，在此不再赘述。
43.类似地，虽然在图2中的n型驱动器nd0～ndz分别接收下拉控制信号pdn_a、pdn_b1～pdn_bz，为了方便且容易理解，在图4a～图4d中，由n型驱动器nd_a～nd_d所接收的下拉控制信号全部以pdn_k表示。即，下拉控制信号pdn_k可以是下拉控制信号pdn_a、pdn_b1～pdn_bz中的对应者。此外，当n型驱动器nd_a～nd_d由包含选择单元164b的n型驱动器所实现时，在图4a～图4d中的节点n3可以由节点n4取代。
44.值得注意的是，p型驱动器pd_a～pd_d以及n型驱动器nd_a～nd_d仅为示例，并非用以限制本揭示文件的范围。任何实施上拉电路以及下拉电路的电路都是在本揭示文件的范围内。即，上拉驱动电路162以及下拉驱动电路164的设计可以由本领域技术人员调整。
45.请再参阅图1，在配置上，决策电路120用以接收频率clk以及输入数据din0，并且决策电路120用以依据输入数据din0输出第一决策信号dup以及第二决策信号ddn。芯片外驱动器前端驱动电路140用以接收输入数据din1、第一决策信号dup以及第二决策信号ddn。第一补偿电路142用以依据第一决策信号dup、第二决策信号ddn、第一选择信号optp以及第一致能信号enp产生上拉控制信号pup，并且第一补偿电路142用以输出上拉控制信号pup至上拉驱动电路162。第二补偿电路144用以依据第一决策信号dup、第二决策信号ddn、第二选
择信号optn以及第二致能信号enn产生下拉控制信号pdn，并且第二补偿电路144用以输出下拉控制信号pdn至下拉驱动电路164。上拉驱动电路162用以依据上拉控制信号pup提供系统高电压至输入/输出垫i/o。下拉驱动电路164用以依据下拉控制信号pdn提供系统低电压至输入/输出垫i/o。
46.值得注意的是，为了更佳容易且清楚的理解，如下列公式(a)及(b)所示，图1中绘示的上拉控制信号pup代表图2中绘示的多个上拉控制信号pup_a以及pup_b1～pup_y，并且图1中绘示的下拉控制信号pdn代表如图2中绘示的下拉控制信号pdn_a以及pdn_bz。相似地，图1中绘示的第一选择信号opt_p代表图5中绘示的多个第一选择信号optp_1～optp_y，并且图1中绘示的第二选择信号optn代表图5中绘示的第二选择信号optn_1～optn_z。图1中绘示的第一致能信号enp代表图5中绘示的多个第一致能信号enp_1～enp_y，并且图1中绘示的第二致能信号enn代表图5中所绘示的多个第二致能信号enn_1～enn_z。
47.pup＝pup_a pup_b1 pup_b2
……
pup_by《公式(a)》
48.pdn＝pdn_a pdn_b1 pdn_b2
……
pdn_by《公式(b)》
49.一般而言，选择单元162b的驱动器pd1～pdy以及选择单元164b的驱动器nd1～ndz用以分别依据选择信号optp_1～optp_y以及optn_1～optn_z而选择性的开启，并且选择信号optp_1～optp_y以及optn_1～optn_z是各自根据zq校准(zq-calibration)而决定。在本揭示文件中，驱动器pd1～pdy以及nd1～ndz用以分别依据控制信号pup_b1～pup_by以及pdn_b1～pdn_bz而选择性地开启，并且控制信号pup_b1～pup_by以及pdn_b1～pdn_bz是各自根据第一决策信号dup、第二决策信号ddn、选择信号optp_1～opt_以及optn_1～opt_z以及第一致能信号enp_1～enp_y而决定。
50.详细而言，请一并参阅图1、图2以及图5。图5为依据本揭露一些实施例的第一可调式增强电路aec1_1～aec1_y以及第二可调式增强电路aec2_1～aec2_z的示意图。如图5所示，第一可调式增强电路aec1_1～aec1_y中的每一者用以接收第一决策信号dup、第二决策信号ddn、第一选择信号optp_1～opip_y中的对应者以及第一致能信号enp_1～en_y中的对应者，并且第一可调式增强电路aec1_1～aec1_y中的每一者用以产生上拉控制信号pup_b1～pup_by中的对应者。举例而言，当第二致能信号enp_1为低位准时，第一可调式增强电路aec1_1输出第一选择信号optp_1作为上拉控制信号pup_b1，并且当第二致能信号enp_1为高位准时，第一可调式增强电路aec1_1输出系统高电压vdd或是系统低电压vss作为上拉控制信号pup_b1。第一可调式增强电路aec1_2～aec1_y类似于第一可调式增强电路aec1_1，在此不再赘述。
51.如图2所示，p型驱动器pd1～pdy中的每一者用以依据上拉控制信号pup_b1～pup_by中的对应者而选择性开启。举例而言，当上拉控制信号pup_b1为高位准时，p型驱动器pd1开闭，并且当上拉控制信号pup_b1为低位准时，p型驱动器pd1开启。换而言之，第一可调式增强电路aec1_1～aec1_y分别对应于p型驱动器pd1～pdy。第一可调式增强电路中的每一者aec1_1～aec1_y依据对应的第一致能信号enp_1～enp_y输出对应的上拉控制信号pup_b1～pup_by，并且第一可调式增强电路aec1_1～aec1_y中的每一者依据对应的上拉控制信号pup_b1～pup_by控制对应的p型驱动器pd1～pdy开启或关闭。值得注意的是，如图2所示，主要单元162a的p型驱动器pd0用以依据上拉控制信号pup_a而选择性开启。上拉控制信号pup_a可以根据输入数据din1而决定。即，在本揭示文件中，选择单元162b的运作是可以由
第一可调式增强电路aec1_1～aec1_y而改变。主要单元162a的运作不变。
52.相似地，如图5所示，第二可调式增强电路中的每一者aec2_1～aec2_z用以接收第一决策信号dup、第二决策信号ddn、第二选择信号optn_1～optn_z中的对应者以及第二致能信号enn_1～enn_z中的对应者，并且第二可调式增强电路aec2_1～aec2_z中的每一者用以产生下拉控制信号pdn_b1～pdn_bz中的对应者。举例而言，当第二致能信号enn_1为低位准时，第二可调式增强电路aec2_1输出第二选择信号optn_1作为下拉控制信号pdn_b1，并且当第二致能信号enn_1为高位准时，第二调整电路aec2_1输出系统高电压vdd或是系统低电压vss作为下拉控制信号pdn_b1。第二可调式增强电路aec2_2～aec2_z类似于第二可调式增强电路aec2_1，在此不再赘述。
53.如图2所示，n型驱动器nd1～ndz中的每一者用以依据下拉控制信号pdn_z1～pdn_bz中的对应者而选择性开启。举例而言，当下拉控制信号pdn_b1为低位准时，n型驱动器nd1关闭，当下拉控制信号pdn_b1为高位准时，n型驱动器nd1开启。换而言之，第二可调式增强电路aec2_1～aec2_z分别对应于n型驱动器nd1～ndz。第二可调式增强电路aec2_1～aec2_z中的每一者依据对应的第二致能信号enn_1～en_z输出下拉控制信号pdn_b1～pdn_bz，并且第二可调式增强电路aec2_1～aec2_z中的每一者依据下拉控制信号pdn_b1～pdn_bz控制对应的n型驱动器nd1～ndy开启或关闭。值得注意的是，如图2所示，主要单元164a的n型驱动器nd0用以依据下拉控制信号pdn_a而选择性开启。下拉控制信号pdn_a可以根据输入数据din1而决定。即，在本揭示文件中，可以借由第二调整增强电路aec2_1～aec2_z而改变选择单元164b的运作。主要单元164a的运作不变。
54.请参阅图6，图6为依据本揭露一些实施例的调整增强电路aec的示意图。在一些实施例中，如图6所示的调整增强电路aec可以用于实现如图1以及图5所示的第一调整增强电路aec1_1～aec1_y以及第二可调式增强电路aec2_1～aec2_z。如图6所示，可调式增强电路aec包含两个多工器mux1、mux2以及上下增强控制器(up down enhancement controller；udec)。
55.详细而言，多工器mux1具有接脚“l”的输入端耦接系统低电压vss。多工器具有接脚“h”的输入端用以接收第一决策信号dup。多工器mux1的控制端用以接收对应的致能信号enp/enn。当致能信号enp/enn为低位准时，多工器mux1将第三决策信号d_p设定为系统低电压vss，并且当致能信号enp/enn为高位准时，多工器mux1输出第一决策信号dup作为第三决策信号d_p。
56.相似地，多工器mux2具有接脚“l”的输入端耦接系统高电压vdd。多工器mux2具有接脚“h”的输入端用以接收第二决策信号ddn。多工器mux2的控制端用以接收对应的致能信号enp/enn。当致能信号enp/enn为低位准时，多工器mux2将第四决策信号d_n设定为系统高电压vdd，并且当致能信号enp/enn为高位准时，多工器mux2输出第二决策信号ddn作为第四决策信号d_n。
57.值得注意的是，如图6所示的可调式增强电路aec仅为示例，并且任何可以由真值表1所实现的电路可以被理解为可调式增强电路aec。
58.enp/ennd_pd_npup/pdnllhoptp/optnhdupddn根据真值表2
59.真值表1
60.在一些实施例中，上下增强控制器udec可以由多工器mux3来实现。如图6所示，多工器mux3为二对四多工器。多工器mux3具有接脚“hh”的输入端耦接系统低电压vss。多工器mux3具有接脚“ll”的输入端耦接系统高电压vdd。多工器mux3具有接脚“lh”的输入端用以接收对应的选择信号optp/optn。多工器mux具有接脚“hl”的输入端是浮接或耦接多工器mux3的输出端。多工器mux3的两个控制端用以接收第三决策信号d_p以及第四决策信号d_n。
61.当第三决策信号d_p以及第四决策信号d_n皆为低位准时，多工器mux3将控制信号pup_b/pdn_b设定为系统高电压vdd。当第三决策信号d_p以及第四决策信号d_n皆为高位准时，多工器mux3将控制信号pup_b/pdn_b设定为系统低电压vss。当第三决策信号d_p为低位准且第四决策信号为高位准时，多工器mux3输出选择信号optp/optn作为控制信号pup_b/pdn_b。
62.值得注意的是，如图6所示的上下增强控制器udec仅为示例，任何可以由真值表2所实现的电路可以被理解为上下增强电路udec。
63.d_pd_npup_b/pdn_bllvddlhoptp/optnhl维持hhvss
64.真值表2
65.如此，当致能信号enp以及enn为低位准时，由zq校准所决定的选择信号optp_1～optp_y以及optn_1～optn_z可以被理解为控制信号pup以及pdn。当致能信号enp以及enn为高位准时，全部的控制信号pup_b以及pdn_b的位准是依据第一决策信号dup以及第二决策信号ddn而决定。因此，无论多少选择信号optp_1～optp_y以及optn_1～opt_z是由zq校准所决定，借由设置全部的致能信号enp以及enn至高位准，选择单元162b以及164b的所有驱动器可以依据决策信号dup以及ddn而运作。
66.请参阅图7，图7为依据本揭露一些实施例芯片外驱动系统100的示意图。为了说明的方便，图1、图5以及图6所绘示的可调式增强电路aec1_1～aec1_y以及aec2_1～aec2_z的运作，将会配合图7的信号进行说明。如图7所示，当输入数据din为高位准时，上拉驱动电路162将会提供系统高电压制输入/输出垫i/o，以便增加输出信号out的位准。并且当输入数据din1为低位准时，下拉驱动电路164将会提供系统低电压至输入/输出垫i/o，以便减少输出信号out的位准。
67.详细而言，被开启的p型驱动器的数量是由在低位准的上拉控制信号的数量而控制，并且在低位准的上拉控制信号的数量是基于第一选择信号预先配置的数量而决定。相似地，被开启的n型驱动器的数量是由在高位准的下拉控制信号的数量而控制，并且在高位准的下拉控制信号的数量是基于第二选择信号预先配置的数量而决定。预先配置的数量是由zq校准而决定。
68.举例而言，若第一选择信号预先配置的数量为2，当输入数据din1为高位准时，两个上拉控制信号(例如：pup_b1以及pup_b2)依据两个第一选择信号(例如：optp_1以及opt_
2)而变成低位准，并且两个p型驱动器(例如pd1以及pd2)响应于上拉控制信号(例如：pup_b1以及pup_b2)而开启。同时，其他的p型驱动器(例如：pd3～pdy)响应于对应的上拉控制信号(例如：pup_b3～pup_by)依据其他的第一选择信号(例如：optp_3～optp_y)为高位准而关闭。
69.再举一个例子，若第二选择信号预先配置的数量为1，当输入数据din1为低位准时，下拉控制信号中的一者(例如：pdn_b1)依据第二选择信号中的一者(例如：optn_1)而变成高位准，并且n型驱动器中的一者(例如：nd1)响应于对应的下拉控制信号(例如：pdn_b1)而开启。同时，其他的n型驱动器(例如：nd2～ndz)响应于对应的下拉控制信号(例如：pdn_b2～pdn_bz)依据其他第二选择信号(例如：optn_2～optn_z)为低位准而关断。
70.因此，输入/输出垫i/o的输出信号out在理想情形下应该会与输入数据din1相同。然而，在高速的数据传输中，传输信号的振幅会衰减。若为了减少信号在传输当中衰减的振幅而增加频率，数据信号会变得严重失真。举例而言，在输入数据din1初始从低位准转变为高位准时，输出信号out的输出数据(如图7所示的时间周期p1的波型)，会太低而不清楚。相似地，在输入数据din1初始从高位准转变为低位准时，输出信号out的输出数据(如图7所示的时间周期p2的波型)，会太高而不清楚。
71.因此，在本揭示文件中，当输入信号din从低位准转变为高位准时，决策电路120用以检测时间点，借此产生及输出高脉冲作为第一决策信号dup，并且当输入信号din从高位准转变为低位准时，决策电路120用以检测时间点，借此产生及输出低脉冲作为第二决策信号ddn。并且芯片外驱动器前端驱动电路140的可调式增强电路aec1_1～aec1_y以及aec2_1～aec2_z是由致能信号enp以及enn控制，借此依据决策信号dup以及ddn产生控制信号pup_b以及pdn_b。当致能信号enp以及enn为高位准时，控制信号pup_b以及pdn_b的位准是依据第一决策信号dup以及第二决策信号ddn而决定。当致能信号enp以及en为低位准时，控制信号pup_b以及pdn_b的位准分别是依据选择信号optp_1～optp_y以及optn_b1～optn_bz而决定，并且选择信号optp_1～optp_y以及optn_b1～optn_bz是由zq校准而决定。
72.详细而言，当致能信号enp以及enn为高位准时，若第一决策信号dup以及第二决策信号ddn皆为高位准(例如，第一决策信号dup的高脉冲)，由第一可调式增强电路aec1_1～aec1_y所产生的全部的上拉控制信号pup_b1～pup_by以及由第二可调式增强电路aec2_1～aec2_z所产生的全部的下拉控制信号pdn_b1～pdn_bz全为低位准。因此，响应于控制信号pup_b1～pup_by以及pdn_b1～pdn_bz，全部的p型驱动器pd0～pdy会开启，并且全部的n型驱动器nd0～ndz会关闭。即，将p型驱动器快速地开启以拉高输出信号out，并且快速的关断n型驱动器，使得输出信号out不会被拉低。因此，输出信号out在上升时的回转率(slow rate)可以被改善。
73.相似地，当致能信号enp以及enn为高位准时，若第一决策信号dup以及第二决策信号ddn皆为低位准(例如，第二决策信号ddn的低脉冲)，由第一可调式增强电路aec1_1～aec1_y所产生的全部的上拉控制信号pup_b1～pup_by以及由第二可调式增强电路aec2_1～aec2_z所产生的全部的下拉控制信号pdn_b1～pdn_bz全为高位准。因此，响应于控制信号pup_b1～pup_by以及pdn_b1～pdn_bz，全部的p型驱动器pd0～pdy会关闭，并且全部的n型驱动器nd0～ndz会开启。即，将p型驱动器快速地关断使得输出信号out不会被充至过高，并且将n型驱动器快速的开启，借此拉低输出信号out。因此，输出信号out在下降时的回转
率(slow rate)可以被改善。
74.此外，当第一决策信号dup为低位准以及第二决策信号ddn为高位准时(例如，不具有脉冲周期的第一决策信号dup以及第二决策信号ddn)，由第一可调式增强电路aec1_1～aec1_y各自产生的上拉控制信号pup_b1～pup_by的位准是依据第一选择信号optp_1～optp_y而决定，并且由第二可调式增强电路aec2_1～aec2_z各自产生的上拉控制信号pdn_b1～pdn_bz的位准是依据第二选择信号optn_1～optn_z而决定。也即，当输入信号din不变，只有与预先配置的选择信号所对应的驱动器会运作。这相似于在致能信号enp以及enn为低位准时的状态，在此不再赘述。
75.如此，无论由zq校准决定预先配置的数量是多少，借由设置致能信号enp以及enn至高位准，全部的p型驱动器pd0～pdy在输入信号din1从低位准转变为高位准时会开启，并且全部的n型驱动器nd0～nd1在输入信号din1从高位准转变为低位准时会开启，使得输出信号out的转换率可以增加，并且因此输入/输出垫i/o的输出数据(如图7所示的时间周期p3以及p4的波型图)能够更清楚(减少失真)。
76.值得注意的是，经由上述说明，全部的驱动器pd0～pdy或是nd0～ndz会在致能信号enp以及enn为高位准时运作，并非用以限定本揭示文件。换而言之，在一些其他的实施例中，可以借由致能信号enp及enn的数量，配置驱动器pd0～pdy或是nd0～ndz会运作的数量。
77.进一步而言，如图1所示的频率clk仅为示例，在一些实施例中，决策电路120能够产生输入数据din、第一决策信号dup以及第二决策信号ddn并且不产生相应的频率clk。输入资料din1是经过延迟处理后的输入数据din0，借此可将决策电路120所处理的信号在时间上对准。
78.在一些实施例中，决策电路120可以由一些电子元件所实现，例如前馈式均衡器(feed forward equalizer)的组成部件或是预增强决策技术电路(pre-emphasis decision technical circuit)的组成部件。详细而言，决策电路120接收输入数据din1并且比较下一笔输入数据及当前输入数据的电压位准。当下一笔输入数据的电压位准高于当前输入数据的电压位准时，决策电路120产生第一决策信号dup的脉冲(如图7的时间周期p1及p3中所示的波形)。当下一笔输入数据的电压位准低于当前输入数据的电压位准时，决策电路120产生第二决策信号ddn的脉冲(如图7的时间周期p2及p4中所示的波形)。
79.在上述说明中，包含示范性的操作。然而，这些操作不需要按顺序进行。在实施例中提及的操作可以依据真实需求调整，除非特别指出的顺序，并且可以被同时进行或部分同时进行。
80.需要注意的是，在多样的实施例中的图标、实施例、特征以及电路只要没有相互矛盾，可以与彼此组合。图标所示的电路仅为范例并且为了简明及容易理解而简化。此外，本技术领域的技术人员可以理解的多样的实施例、电路单元可以由不同类型的模拟或数字电路来实施，或借由具有积分电路的不同电路来实施。组件也可以被整合为具有积分电路的单一芯片。前面的叙述仅为示例，并非用以限制本揭露文件。
81.综上所述，在本揭示文件中的多样的实施例中，在致能位准的控制信号pup及pdn的数量是由致能信号enp及enn以及选择信号optp及optn所控制，并且控制信号pup及pdn在致能位准的时间点是由决策信号dup及ddn所控制。其中上拉电路的多个驱动器pd0～pdy及下拉电路的多个驱动器nd0～ndz在何时开启以及开启的驱动器数量是由对应的控制信号
pup及pdn所决定。因此，可以控制芯片外驱动系统产生的输出信号out在上升及下降时信号变化的回转率(slew rate)，使其符合实际需求。
82.虽然本揭露已以实施方式揭露如上，然其并非用以限定本揭露，任何本领域技术人员，在不脱离本揭露的精神和范围内，当可作各种的更动与润饰，因此本揭露的保护范围当视权利要求书所界定者为准。
83.【符号说明】
84.为使本揭露的上述和其他目的、特征、优点与实施例能更明显易懂，所附符号的说明如下：
85.100:芯片外驱动系统
86.120:决策电路
87.140:芯片外驱动器前端驱动电路
88.142:第一补偿电路
89.144:第二补偿电路
90.160:芯片外驱动器驱动电路
91.162:上拉驱动电路
92.164:下拉驱动电路
93.162a,164a:主要单元
94.162b,164b:选择单元
95.udec:上下增强控制器
96.mux1,mux2,mux3:多工器
97.r1,r2,r3,r4,r5,r6:晶体管
98.aec:可调式增强电路
99.aec1_1～aec1_y:第一可调式增强电路
100.aec2_1～aec2_z:第二可调式增强电路
101.pd0,pd_a,pd_b,pd_c,pd_d:p型驱动器
102.nd0,nd_a,nd_b,nd_c,nd_d:n型驱动器
103.mp《1》～mp《x》:晶体管
104.mn《1》～mn《x》:晶体管
105.r5:电阻
106.clk:频率
107.din0,din1:输入数据
108.dup:第一决策信号
109.ddn:第二决策信号
110.pup:上拉控制信号
111.pdn:下拉控制信号
112.pup_a,pup_b,pup_b1～pup_by,pup_k:上拉控制信号
113.pdn_a,pdn_b,pdn_b1～pdn_bz,pdn_k:下拉控制信号
114.optp_1～optp_y:第一选择信号
115.optn_1～optn_z:第二选择信号
116.enp:第一致能信号
117.enn:第二致能信号
118.out:输出信号
119.vdd:系统高电压
120.vss:系统低电压
121.i/o:输入/输出垫
122.p1,p2,p3,p4:时间周期
123.n1,n2,n3,n4:节点。