半导体存储装置的制作方法

半导体存储装置
1.[相关申请]
[0002]
本技术享有以日本专利申请2020-139234号(申请日：2020年8月20日)为基础申请的优先权。本技术通过参照该基础申请而包含基础申请的全部内容。
技术领域
[0003]
本实施方式涉及一种半导体存储装置。


背景技术：

[0004]
已知一种半导体存储装置，具备：半导体衬底；多个导电层，沿与半导体衬底的表面交叉的方向积层；半导体柱，沿与半导体衬底的表面交叉的方向延伸且与所述多个导电层对向；及栅极绝缘膜，设置在导电层与半导体柱之间。


技术实现要素：

[0005]
实施方式提供一种能够较佳地制造的半导体存储装置。
[0006]
一实施方式的半导体存储装置具备：衬底，具备依次排列在第1方向上的第1区域～第4区域；多个第1导电层，从第1区域沿第1方向延伸到第2区域，且沿与衬底的表面交叉的第2方向排列；多个第2导电层，从第4区域沿第1方向延伸到第2区域，且沿第2方向排列；多个第3导电层，从第1区域沿第1方向延伸到第3区域，沿第2方向排列，且第2方向上的位置与多个第1导电层不同；多个第4导电层，从第4区域沿第1方向延伸到第3区域，沿第2方向排列，且第2方向上的位置与多个第2导电层不同；第1半导体柱，设置在第1区域，沿第2方向延伸，且与多个第1导电层及多个第3导电层对向；第2半导体柱，设置在第4区域，沿第2方向延伸，且与多个第2导电层及多个第4导电层对向；多个第1接点，设置在第2区域，沿第2方向延伸，且连接于多个第1导电层的第1方向的端部；多个第2接点，设置在第2区域，沿第2方向延伸，且连接于多个第2导电层的第1方向的端部；多个第3接点，设置在第3区域，沿第2方向延伸，且连接于多个第3导电层的第1方向的端部；多个第4接点，设置在第3区域，沿第2方向延伸，且连接于多个第4导电层的第1方向的端部；多条第1配线，设置在第2区域，且电连接于多个第1接点及多个第2接点；及多条第2配线，设置在第3区域，且电连接于多个第3接点及多个第4接点。
[0007]
一实施方式的半导体存储装置具备：衬底，具备依次排列在第1方向上的第1区域～第4区域；多个第1导电层及多个第1绝缘层，从第1区域沿第1方向延伸到第4区域，且交替地排列在与衬底的表面交叉的第2方向上；多个第2导电层及多个第2绝缘层，从第1区域沿第1方向延伸到第4区域，交替地排列在第2方向上，且第2方向上的位置与多个第1导电层不同；第1半导体柱，设置在第1区域，沿第2方向延伸，且与多个第1导电层及多个第2导电层对向；第2半导体柱，设置在第4区域，沿第2方向延伸，且与多个第1导电层及多个第2导电层对向；多个第1接点，设置在第2区域，沿第2方向延伸，且连接于多个第1导电层；及多个第2接点，设置在第3区域，沿第2方向延伸，且连接于多个第2导电层。作为多个第1接点中的一个
的第3接点贯通多个第1绝缘层并沿第2方向延伸。在沿第1方向及第2方向延伸且包含第3接点的第1截面中，设置在越靠近多个第2导电层的位置的第1导电层，第1方向上与第3接点的距离越大。
附图说明
[0008]
图1是表示第1实施方式的半导体存储装置的示意性构成的等效电路图。
[0009]
图2是该半导体存储装置的示意性俯视图。
[0010]
图3是图2的a所示的部分的示意性放大图。
[0011]
图4是将图3所示的结构沿着b-b'线切断并沿箭头方向观察时的示意性剖视图。
[0012]
图5是将图3所示的结构沿着c-c'线切断并沿箭头方向观察时的示意性剖视图。
[0013]
图6是将图3所示的结构沿着d-d'线切断并沿箭头方向观察所得的示意性剖视图。
[0014]
图7是图6的e所示的部分的示意性放大图。
[0015]
图8是表示接点与贯通接点的线连接的一例的示意性线连接图。
[0016]
图9～16是表示第1实施方式的半导体存储装置的制造方法的示意性剖视图。
[0017]
图17是表示比较例的半导体存储装置的示意性剖视图。
[0018]
图18是示意性地表示比较例中的接点彼此的线连接状态的线连接图。
[0019]
图19是表示第1实施方式的半导体存储装置的示意性剖视图。
[0020]
图20是示意性地表示第1实施方式中的接点彼此的线连接状态的线连接图。
[0021]
图21是第2实施方式的半导体存储装置的示意性放大图。
[0022]
图22是将图21所示的结构沿着f-f'线切断并沿箭头方向观察所得的示意性剖视图。
[0023]
图23～25是表示第2实施方式的半导体存储装置的制造方法的示意性剖视图。
[0024]
图26是第3实施方式的半导体存储装置的示意性放大图。
[0025]
图27是将图26所示的结构沿着g-g'线切断并沿箭头方向观察所得的示意性剖视图。
[0026]
图28是第4实施方式的半导体存储装置的示意性放大图。
[0027]
图29是将图28所示的结构沿着h-h'线切断并沿箭头方向观察所得的示意性剖视图。
[0028]
图30是将图28所示的结构沿着i-i'线切断并沿箭头方向观察所得的示意性剖视图。
[0029]
图31是第5实施方式的半导体存储装置的示意性放大图。
[0030]
图32是作为大致阶梯状结构具有其它形态的半导体存储装置的示意性剖视图。
[0031]
图33是将图32所示的结构沿着j-j'线切断并沿箭头方向观察所得的示意性剖视图。
[0032]
图34是将图32所示的结构沿着k-k'线切断并沿箭头方向观察所得的示意性剖视图。
[0033]
图35是表示将接点与贯通接点线连接的其它例中的接点与贯通接点的配置状态的俯视图。
[0034]
图36是表示将接点与贯通接点线连接的其它例中的线连接状态的俯视图。
[0035]
图37是表示将接点与贯通接点线连接的其它例中的线连接状态的俯视图。
[0036]
图38是表示将接点与贯通接点线连接的其它例中的线连接状态的俯视图。
[0037]
图39是将图35所示的结构沿着l-l'线切断并沿箭头方向观察所得的示意性剖视图。
[0038]
图40是将图35所示的结构沿着m-m'线切断并沿箭头方向观察所得的示意性剖视图。
具体实施方式
[0039]
接下来，参照附图对实施方式的半导体存储装置详细地进行说明。此外，以下的实施方式只是一例，并不是想要限定本发明而表示。
[0040]
另外，本说明书中，将平行于半导体衬底的表面的指定方向称为x方向，将平行于半导体衬底的表面且与x方向垂直的方向称为y方向，将相对于半导体衬底的表面垂直的方向称为z方向。
[0041]
另外，本说明书中，有时将沿着指定平面的方向称为第1方向，将沿着该指定平面且与第1方向交叉的方向称为第2方向，将与该指定平面交叉的方向称为第3方向。这些第1方向、第2方向及第3方向可以与x方向、y方向及z方向中的任一个对应，也可以不对应。
[0042]
另外，本说明书中，“上”或“下”等表达以半导体衬底为基准。例如，将沿着z方向远离半导体衬底的方向称为上，将沿着z方向靠近半导体衬底的方向称为下。另外，当针对某个构成说成下表面或下端部时，指该构成的半导体衬底侧的面或端部，当说成上表面或上端部时，指该构成的与半导体衬底相反侧的面或端部。另外，将与x方向或y方向交叉的面称为侧面等。此外，关于设置2个以上的半导体衬底的构成，可以将任一个半导体衬底作为基准。
[0043]
另外，本说明书中，当说成第1构成“电连接”于第2构成时，第1构成可以直接连接于第2构成，第1构成也可以经由配线、半导体部件或晶体管等而连接于第2构成。例如，将3个晶体管串联连接时，即使第2个晶体管为断开状态，第1个晶体管也“电连接”于第3个晶体管。
[0044]
另外，本说明书中，当说成第2构成与第3构成之“间连接着”第1构成时，有时指第1构成、第2构成及第3构成串联连接，且第1构成设置在第2构成与第3构成的电流路径中。
[0045]
另外，本说明书中，当说成电路等使2条配线等“导通”时，例如有时指该电路等包含晶体管等，该晶体管等设置在2条配线之间的电流路径中，且该晶体管等为接通状态。
[0046]
[第1实施方式]
[0047]
[整体构成]
[0048]
以下，参照附图，对第1实施方式的半导体存储装置的构成进行说明。此外，以下的附图是示意性的图，为了便于说明，有时省略一部分构成。
[0049]
[等效电路]
[0050]
图1是表示第1实施方式的半导体存储装置的构成的示意性等效电路图。
[0051]
第1实施方式的半导体存储装置具备存储单元阵列mca、及控制存储单元阵列mca的周边电路pc。
[0052]
存储单元阵列mca具备多个存储块blk。所述多个存储块blk分别具备多个串组件
su。所述多个串组件su分别具备多个存储器串ms。所述多个存储器串ms的一端分别经由位线bl连接于周边电路pc。另外，所述多个存储器串ms的另一端分别经由共通的源极线sl连接于周边电路pc。
[0053]
存储器串ms具备串联连接在位线bl与源极线sl之间的漏极侧选择晶体管std、多个存储单元mc及源极侧选择晶体管sts。以下，有时将漏极侧选择晶体管std及源极侧选择晶体管sts简称为选择晶体管(std、sts)。
[0054]
第1实施方式的存储单元mc是栅极绝缘膜中包含电荷蓄积膜的场效应型晶体管。存储单元mc的阈值电压根据电荷蓄积膜中的电荷量而变化。此外，在与1个存储器串ms对应的多个存储单元mc的栅极电极分别连接字线wl。这些字线wl分别共通连接于1个存储块blk中的所有存储器串ms。
[0055]
选择晶体管(std、sts)是场效应型晶体管。在选择晶体管(std、sts)的栅极电极分别连接选择栅极线(sgd、sgs)。漏极侧选择栅极线sgd对应于串组件su而设置，且共通连接于1个串组件su中的所有存储器串ms。源极侧选择栅极线sgs共通连接于1个存储块blk中的所有存储器串ms。
[0056]
周边电路pc具备：动作电压产生电路21，产生动作电压；地址解码器22，对地址数据进行解码；块选择电路23及电压选择电路24，根据地址解码器22的输出信号对存储单元阵列mca传输动作电压；感测放大器模块25，连接于位线bl；及定序器26，控制所述动作电压产生电路21、地址解码器22、块选择电路23及电压选择电路24、以及感测放大器模块25。
[0057]
动作电压产生电路21具备多个动作电压输出端子31。动作电压产生电路21例如包含调节器等降压电路及电荷泵电路等升压电路。动作电压产生电路21例如根据来自定序器26的控制信号，产生在对存储单元阵列mca的读出动作、写入动作及擦除动作时施加到位线bl、源极线sl、字线wl及选择栅极线(sgd、sgs)的多种动作电压，并同时输出到多个动作电压输出端子31。从动作电压输出端子31输出的动作电压根据来自定序器26的控制信号适当调整。
[0058]
地址解码器22具备多条块选择线blksel及多条电压选择线33。地址解码器22例如根据来自定序器26的控制信号，依次参照地址寄存器的地址数据，并对该地址数据进行解码，使对应地址数据的块驱动晶体管35及电压选择晶体管37为接通状态，使除此以外的块驱动晶体管35及电压选择晶体管37为断开状态。例如，将对应地址数据的块选择线blksel及电压选择线33的电压设为“h(high，高)”状态，将除此以外的电压设为“l(low，低)”状态。此外，在使用p通道型晶体管而并非n通道型时，对这些配线施加相反的电压。
[0059]
此外，在图示的例子中，在地址解码器22中，每1个存储块blk各设置有1条块选择线blksel。然而，该构成可以适当变更。例如，也可以每2个以上的存储块blk各配备1条块选择线blksel。
[0060]
块选择电路23具备与存储块blk对应的多个块选择部34。所述多个块选择部34分别具备与字线wl及选择栅极线(sgd、sgs)对应的多个块驱动晶体管35。块驱动晶体管35例如是场效应型耐压晶体管。块驱动晶体管35的漏极电极分别电连接于对应的字线wl或选择栅极线(sgd、sgs)。源极电极分别经由配线cg及电压选择电路24而电连接于动作电压输出端子31。栅极电极共通连接于对应的块选择线blksel。
[0061]
此外，块选择电路23还具备未图示的多个晶体管。所述多个晶体管是连接在选择
栅极线(sgd、sgs)与接地电压供给端子之间的场效应型耐压晶体管。所述多个晶体管使非选择存储块blk中包含的选择栅极线(sgd、sgs)与接地电压供给端子导通。此外，非选择存储块blk中包含的多条字线wl成为浮动状态。
[0062]
电压选择电路24具备与字线wl及选择栅极线(sgd、sgs)对应的多个电压选择部36。所述多个电压选择部36分别具备多个电压选择晶体管37。电压选择晶体管37例如是场效应型耐压晶体管。电压选择晶体管37的漏极端子分别经由配线cg及块选择电路23而电连接于对应的字线wl或选择栅极线(sgd、sgs)。源极端子分别电连接于对应的动作电压输出端子31。栅极电极分别连接于对应的电压选择线33。
[0063]
感测放大器模块25连接于多条位线bl。感测放大器模块25例如具备与位线bl对应的多个感测放大器组件。感测放大器组件分别具备：箝位晶体管，基于动作电压产生电路21中所产生的电压对位线bl进行充电；感测晶体管，感测位线bl的电压或电流；及多个锁存电路，保存该感测晶体管的输出信号或写入数据等。
[0064]
定序器26根据所输入的命令及半导体存储装置的状态，对动作电压产生电路21、地址解码器22及感测放大器模块25输出控制信号。例如，定序器26根据时钟信号依次参照指令寄存器的指令数据，对该指令数据进行解码，并输出到动作电压产生电路21、地址解码器22及感测放大器模块25。
[0065]
[结构]
[0066]
图2是第1实施方式的半导体存储装置的示意性俯视图。图3是图2的a所示的部分的示意性放大图，表示上层存储单元阵列层中的构成。图4是将图3所示的结构沿着b-b'线切断并沿箭头方向观察所得的示意性剖视图。图5是将图3所示的结构沿着c-c'线切断并沿箭头方向观察所得的示意性剖视图。图6是将图3所示的结构沿着d-d'线切断并沿箭头方向观察所得的示意性剖视图。图7是图6的e所示的部分的示意性放大图。
[0067]
第1实施方式的半导体存储装置例如像图2所示那样，具备半导体衬底100。在图示的例子中，在半导体衬底100中设置着沿x方向及y方向排列的4个存储单元阵列mca。
[0068]
例如像图4及图5所示那样，第1实施方式的半导体存储装置具备半导体衬底100、设置在半导体衬底100上的晶体管层l
tr
、设置在晶体管层l
tr
的上方的配线层d0、设置在配线层d0的上方的配线层d1、设置在配线层d1的上方的配线层d2、设置在配线层d2的上方的下层存储单元阵列层l
mca1
、设置在存储单元阵列层l
mca1
的上方的上层存储单元阵列层l
mca2
、设置在存储单元阵列层l
mca2
的上方的配线层m0、设置在配线层m0的上方的配线层m1、及设置在配线层m1的上方的配线层m2。
[0069]
[半导体衬底100的结构]
[0070]
半导体衬底100例如是包含含有硼(b)等p型杂质的p型硅(si)的半导体衬底。例如像图4及图5所示那样，在半导体衬底100的表面设置着半导体衬底区域100s及绝缘区域100i。
[0071]
[晶体管层l
tr
的结构]
[0072]
例如像图4及图5所示那样，在半导体衬底100的上表面，介隔未图示的绝缘层设置着配线层gc。配线层gc包含与半导体衬底100的表面对向的多个电极gc。另外，半导体衬底100的各区域及配线层gc中包含的多个电极gc分别连接于接点cs。
[0073]
半导体衬底100的半导体衬底区域100s作为构成周边电路pc的多个晶体管tr的通
道区域、及多个电容器的一个电极等发挥功能。
[0074]
配线层gc中包含的多个电极gc分别作为构成周边电路pc的多个晶体管tr的栅极电极、及多个电容器的另一个电极等发挥功能。
[0075]
接点cs沿z方向延伸，且在下端与半导体衬底100或电极gc的上表面相接。在接点cs与半导体衬底100的连接部分设置着含有n型杂质或p型杂质的杂质区域。接点cs例如也可以包含氮化钛(tin)等障壁导电膜及钨(w)等金属膜的积层膜等。
[0076]
[配线层d0、d1、d2的结构]
[0077]
例如像图4及图5所示那样，配线层d0、d1、d2中包含的多条配线电连接于存储单元阵列mca中的构成及周边电路pc中的构成的至少一个。
[0078]
配线层d0、d1、d2分别包含多条配线d0、d1、d2。所述多条配线d0、d1、d2例如也可以包含氮化钛(tin)等障壁导电膜及钨(w)等金属膜的积层膜等。
[0079]
[存储单元阵列层l
mca1
、l
mca2
的结构]
[0080]
如图3所示，存储单元阵列层l
mca1
、l
mca2
具备沿y方向排列的多个存储块blk、及设置于在y方向上相邻的2个存储块blk之间的氧化硅(sio2)等块间绝缘层st。
[0081]
存储块blk被沿x方向延伸的氧化硅(sio2)等块内绝缘层st分隔成沿y方向排列的2个区域。所述2个区域中的一个具备沿x方向延伸且沿x方向排列的2个存储器孔区域r
mh1
、r
mh2
、以及设置在它们之间的接线区域r
hu1
及接线区域r
hu2
。另外，所述2个区域中的另一个具备沿x方向延伸且沿x方向排列的2个存储器孔区域r
mh1
、r
mh2
、以及设置在它们之间的接线区域r
hu3
及接线区域r
hu4
。此外，块内绝缘层st具有多个缺口部st'。因此，存储块blk中的一部分构成在沿y方向排列的2个区域之间，经由该缺口部st'而电连接。
[0082]
存储器孔区域r
mh1
、r
mh2
分别具备沿y方向排列的多个串组件su、及设置于在y方向上相邻的2个串组件su之间的氧化硅(sio2)等串组件间绝缘层she(图6)。
[0083]
[存储单元阵列层l
mca1
、l
mca2
的存储器孔区域r
mh1
、r
mh2
的结构]
[0084]
存储单元阵列层l
mca1
、l
mca2
的存储器孔区域r
mh1
、r
mh2
(图3、图4、图5)例如像图6所示那样，具备：多个导电层110，沿z方向排列；多个半导体柱120，沿z方向延伸；及多个栅极绝缘膜130，分别设置在多个导电层110与多个半导体柱120之间。
[0085]
导电层110是沿x方向延伸的大致板状的导电层。导电层110也可以包含氮化钛(tin)等障壁导电膜及钨(w)等金属膜的积层膜等。另外，导电层110例如也可以包含含有磷(p)或硼(b)等杂质的多晶硅等。在沿z方向排列的多个导电层110之间设置着氧化硅(sio2)等绝缘层101。
[0086]
在导电层110的下方设置着导电层111。导电层111例如也可以包含含有磷(p)或硼(b)等杂质的多晶硅等。另外，在导电层111与导电层110之间设置着氧化硅(sio2)等绝缘层101。
[0087]
在导电层111的下方设置着导电层112。导电层112具备：半导体层113，与半导体柱120的下端接合；及导电层114，与半导体层113的下表面相接。半导体层113例如也可以包含含有磷(p)等n型杂质或硼(b)等p型杂质的多晶硅等。导电层114例如也可以包含钨(w)等金属、硅化钨等导电层或其它导电层。另外，在导电层112与导电层111之间设置着氧化硅(sio2)等绝缘层101。
[0088]
导电层112作为源极线sl(图1)发挥功能。
[0089]
导电层111作为源极侧选择栅极线sgs(图1)及与它连接的多个源极侧选择晶体管sts的栅极电极发挥功能。导电层111针对每一个存储块blk电独立。
[0090]
另外，多个导电层110中，位于最下层的一个或多个导电层110作为源极侧选择栅极线sgs(图1)及与它连接的多个源极侧选择晶体管sts的栅极电极发挥功能。所述多个导电层110针对每一个存储块blk电独立。
[0091]
另外，位于所述导电层110上方的多个导电层110作为字线wl(图1)及与它连接的多个存储单元mc(图1)的栅极电极发挥功能。所述多个导电层110分别针对每一个存储块blk电独立。
[0092]
另外，位于所述导电层110上方的一个或多个导电层110作为漏极侧选择栅极线sgd及与它连接的多个漏极侧选择晶体管std(图1)的栅极电极发挥功能。所述多个导电层110分别针对每一个串组件su电独立。
[0093]
半导体柱120在x方向及y方向上以指定图案排列。半导体柱120作为1个存储器串ms(图1)中包含的多个存储单元mc及选择晶体管(std、sts)的通道区域发挥功能。半导体柱120例如是多晶硅(si)等半导体层。半导体柱120例如像图6所示那样，具有大致有底圆筒状的形状，且在中心部分设置着氧化硅等绝缘层125。
[0094]
例如像图6所示那样，半导体柱120具备包含在存储单元阵列层l
mca1
中的半导体区域120
l
、及包含在存储单元阵列层l
mca2
中的半导体区域120u。另外，半导体柱120具备：半导体区域120j，设置在半导体区域120
l
与半导体区域120u之间；杂质区域122，设置在半导体区域120
l
的下方；及杂质区域121，设置在半导体区域120u的上方。
[0095]
半导体区域120
l
是沿z方向延伸的大致圆筒状的区域。半导体区域120
l
的外周面由分别包含在存储单元阵列层l
mca1
中的多个导电层110及导电层111包围，且与所述多个导电层110及导电层111对向。
[0096]
半导体区域120u是沿z方向延伸的大致圆筒状的区域。半导体区域120u的外周面由分别包含在存储单元阵列层l
mca2
中的多个导电层110包围，且与所述多个导电层110对向。此外，半导体区域120u的x方向的宽度及y方向的宽度与半导体区域120
l
的x方向的宽度及y方向的宽度大致相同。
[0097]
半导体区域120j设置在分别包含在存储单元阵列层l
mca1
中的多个导电层110的上方，且设置在包含在存储单元阵列层l
mca2
中的多个导电层110的下方。半导体区域120j的x方向的宽度及y方向的宽度比半导体区域120
l
的x方向的宽度及y方向的宽度大，且比半导体区域120u的x方向的宽度及y方向的宽度大。
[0098]
杂质区域122与所述导电层112的半导体层113接合。杂质区域122例如含有磷(p)等n型杂质或硼(b)等p型杂质。杂质区域122的外周面由导电层111包围，且与导电层111对向。
[0099]
杂质区域121例如含有磷(p)等n型杂质。杂质区域121经由接点ch等而连接于位线bl。
[0100]
栅极绝缘膜130具有覆盖半导体柱120的外周面的大致有底圆筒状的形状。栅极绝缘膜130例如像图7所示那样，具备积层在半导体柱120与导电层110之间的隧道绝缘膜131、电荷蓄积膜132及阻挡绝缘膜133。隧道绝缘膜131及阻挡绝缘膜133例如是氧化硅(sio2)等绝缘膜。电荷蓄积膜132例如是氮化硅(si3n4)等能够蓄积电荷的膜。隧道绝缘膜131、电荷蓄
积膜132及阻挡绝缘膜133具有大致圆筒状的形状，且沿着半导体柱120的外周面沿z方向延伸。
[0101]
此外，图7中示出栅极绝缘膜130具备氮化硅等电荷蓄积膜132的例子。然而，栅极绝缘膜130例如也可以具备含有n型或p型杂质的多晶硅等的浮动栅极。
[0102]
[存储单元阵列层l
mca1
、l
mca2
的接线区域r
hu1
、r
hu2
、r
hu3
、r
hu4
的结构]
[0103]
例如像图4及图5所示那样，在存储单元阵列层l
mca1
、l
mca2
的各接线区域r
hu1
、r
hu2
、r
hu3
、r
hu4
，与存储器孔区域r
mh1
、r
mh2
同样地，在z方向上排列着多个导电层110。导电层110的层数实际有例如几十层到一百几十层，但在图4及图5中，为了容易理解，图示出在存储单元阵列层l
mca1
、l
mca2
中分别具备8层导电层110的状态。此处，将存储单元阵列层l
mca1
中配置的8层导电层110从下层到上层依序称为第1层～第8层导电层110，将存储单元阵列层l
mca2
中配置的8层导电层110从下层到上层依序称为第9层～第16层导电层110。
[0104]
[存储单元阵列层l
mca1
、l
mca2
的接线区域r
hu1
的结构]
[0105]
例如像图4所示那样，在下层存储单元阵列层l
mca1
的接线区域r
hu1
中形成着大致阶梯状结构。该大致阶梯状结构构成为如下。即，在下层存储单元阵列层l
mca1
的接线区域r
hu1
中，沿x方向延伸的例如第1层～第8层导电层110沿z方向排列。在第1层～第8层导电层110之间设置着绝缘层101。此时，第1层导电层110在x方向上连续，但第2层～第8层导电层110在x方向的中途物理性地分离。也就是说，在接线区域r
hu1
中，设置着从存储器孔区域r
mh1
沿x方向延伸到存储器孔区域r
mh2
的第1层导电层110的一部分、从存储器孔区域r
mh1
沿x方向延伸到接线区域r
hu1
的第2层～第8层导电层110的x方向上的端部、及从存储器孔区域r
mh2
沿x方向延伸到接线区域r
hu1
的第2层～第8层导电层110的x方向上的端部。另外，第2层～第8层导电层110中，设置在x方向的一侧(图4中的左侧)的导电层的x方向的端部是设置在越下方的导电层距离存储器孔区域r
mh1
越远，设置在越上方的导电层距离存储器孔区域r
mh1
越近。另外，第2层～第8层导电层110中，设置在x方向的另一侧(图4中的右侧)的导电层的x方向的端部是设置在越下方的导电层距离存储器孔区域r
mh2
越远，设置在越上方的导电层距离存储器孔区域r
mh2
越近。因此，随着从第2层朝向第8层导电层110(随着朝向z方向上方)，设置在x方向的一侧(图4中的左侧)的导电层110与设置在x方向的另一侧(图4中的右侧)的导电层110的相隔距离阶段性地变大。另外，第2层到第8层导电层110的相隔距离的中央位置在x方向上一致。像这样形成呈v字状凹陷的大致阶梯状结构。在呈v字状凹陷的部分填充有氧化硅(sio2)等绝缘层140。
[0106]
另外，例如像图4所示那样，在上层存储单元阵列层l
mca2
的接线区域r
hu1
中，沿z方向排列着多个沿x方向延伸的导电层110。在沿z方向排列的多个导电层110之间设置着绝缘层101。
[0107]
另外，例如像图4所示那样，在存储单元阵列层l
mca1
、l
mca2
的接线区域r
hu1
中，设置着沿x方向排列的多个接点cc。所述多个接点cc沿z方向延伸，贯通存储单元阵列层l
mca2
中的多个导电层110，并且贯通存储单元阵列层l
mca1
的大致阶梯状结构中所填充的绝缘层140，且在下端与存储单元阵列层l
mca1
的各导电层110相接。各接点cc例如也可以包含氮化钛(tin)等障壁导电膜及钨(w)等金属膜的积层膜等。此外，在各接点cc的外周面设置着氧化硅(sio2)等绝缘层102。
[0108]
此外，在图4所例示的截面中，接点cc连接于存储单元阵列层l
mca1
中的大致阶梯状
结构。因此，例如，连接于第1层导电层110的接点cc与第2层～第8层导电层110或设置在它们之间的绝缘层101在x方向上的距离至少大于绝缘层102的膜厚。另一方面，在图4所例示的截面中，接点cc贯通存储单元阵列层l
mca2
中的多个导电层110及绝缘层101。因此，例如，连接于第1层导电层110的接点cc与第9层～第16层导电层110或设置在它们之间的绝缘层101在x方向上的距离约为绝缘层102的膜厚，相对较小。
[0109]
此外，在图3所示的例子中，设置在接线区域r
hu1
的多个接点cc沿x方向排成一排。以下，有时将接线区域r
hu1
中的这种区域称为接点区域cr1。
[0110]
[存储单元阵列层l
mca1
、l
mca2
的接线区域r
hu2
的结构]
[0111]
例如像图4所示那样，在下层存储单元阵列层l
mca1
的接线区域r
hu2
中，沿z方向排列着多个沿x方向延伸的导电层110。在沿z方向排列的多个导电层110之间设置着绝缘层101。
[0112]
另外，例如像图4所示那样，在上层存储单元阵列层l
mca2
的接线区域r
hu2
中形成着大致阶梯状结构。该大致阶梯状结构构成为如下。即，在上层存储单元阵列层l
mca2
的接线区域r
hu2
中，沿x方向延伸的例如第9层～第16层导电层110沿z方向排列。在第9层～第16层导电层110之间设置着绝缘层101。此时，第9层导电层110在x方向上连续，但第10层～第16层导电层110在x方向的中途物理性地分离。也就是说，在接线区域r
hu2
中，设置着从存储器孔区域r
mh1
沿x方向延伸到存储器孔区域r
mh2
的第9层导电层110的一部分、从存储器孔区域r
mh1
沿x方向延伸到接线区域r
hu2
的第10层～第16层导电层110的x方向上的端部、及从存储器孔区域r
mh2
沿x方向延伸到接线区域r
hu2
的第10层～第16层导电层110的x方向上的端部。另外，第10层～第16层导电层110中，设置在x方向的一侧(图4中的左侧)的导电层的x方向的端部是设置在越下方的导电层距离存储器孔区域r
mh1
越远，设置在越上方的导电层距离存储器孔区域r
mh1
越近。另外，第10层～第16层导电层110中，设置在x方向的另一侧(图4中的右侧)的导电层的x方向的端部是设置在越下方的导电层距离存储器孔区域r
mh2
越远，设置在越上方的导电层距离存储器孔区域r
mh2
越近。因此，随着从第10层朝向第16层导电层110(随着朝向z方向上方)，设置在x方向的一侧(图4中的左侧)的导电层110与设置在x方向的另一侧(图4中的右侧)的导电层110的相隔距离阶段性地变大。另外，第10层到第16层导电层110的相隔距离的中央位置在x方向上一致。像这样形成呈v字状凹陷的大致阶梯状结构。在呈v字状凹陷的部分填充有氧化硅(sio2)等绝缘层141。
[0113]
另外，例如像图4所示那样，在存储单元阵列层l
mca2
的接线区域r
hu2
中设置着沿x方向排列的多个接点cc。所述多个接点cc沿z方向延伸，贯通存储单元阵列层l
mca2
的大致阶梯状结构中所填充的绝缘层141，且在下端与存储单元阵列层l
mca2
的各导电层110相接。各接点cc例如也可以包含氮化钛(tin)等障壁导电膜及钨(w)等金属膜的积层膜等。此外，在各接点cc的外周面设置着氧化硅(sio2)等绝缘层102。
[0114]
此外，在图4所例示的截面中，接点cc连接于存储单元阵列层l
mca2
中的大致阶梯状结构。因此，例如，连接于第9层导电层110的接点cc与第10层～第16层导电层110或设置在它们之间的绝缘层101在x方向上的距离至少大于绝缘层102的膜厚。
[0115]
此外，在图3所示的例子中，设置在接线区域r
hu2
的多个接点cc沿x方向排成一排。以下，有时将接线区域r
hu2
中的这种区域称为接点区域cr2。
[0116]
[存储单元阵列层l
mca1
、l
mca2
的接线区域r
hu3
的结构]
[0117]
例如像图5所示那样，在存储单元阵列层l
mca1
、l
mca2
的接线区域r
hu3
中设置着沿x方
向排列的多个贯通接点c4。所述多个贯通接点c4沿z方向延伸，且贯通存储单元阵列层l
mca1
、l
mca2
中的多个导电层110。各贯通接点c4在上端与配线层m0中的配线m0连接，且在下端与配线层d2中的配线d2连接。各贯通接点c4也可以包含氮化钛(tin)等障壁导电膜及钨(w)等金属膜的积层膜等。另外，各贯通接点c4经由氧化硅(sio2)等绝缘层103而与导电层110电绝缘。
[0118]
此外，在图3所示的例子中，设置在接线区域r
hu3
的多个贯通接点c4沿x方向排成一排。以下，有时将接线区域r
hu3
中的这种区域称为贯通接点区域tr1。
[0119]
[存储单元阵列层l
mca1
、l
mca2
的接线区域r
hu4
的结构]
[0120]
例如像图5所示那样，在存储单元阵列层l
mca1
、l
mca2
的接线区域r
hu4
中设置着沿x方向排列的多个贯通接点c4。所述多个贯通接点c4沿z方向延伸，且贯通存储单元阵列层l
mca1
、l
mca2
中的多个导电层110。各贯通接点c4在上端与配线层m0中的配线m0连接，且在下端与配线层d2中的配线d2连接。各贯通接点c4也可以包含氮化钛(tin)等障壁导电膜及钨(w)等金属膜的积层膜等。另外，各贯通接点c4经由氧化硅(sio2)等绝缘层103而与导电层110电绝缘。
[0121]
此外，在图3所示的例子中，设置在接线区域r
hu4
的多个贯通接点c4沿x方向排成一排。以下，有时将接线区域r
hu4
中的这种区域称为贯通接点区域tr2。
[0122]
[配线层m0、m1、m2的结构]
[0123]
例如像图4及图5所示那样，配线层m0、m1、m2中包含的多条配线电连接于存储单元阵列mca中的构成及周边电路pc中的构成的至少一个。
[0124]
配线层m0分别包含多条配线m0。所述多条配线m0例如也可以包含氮化钛(tin)等障壁导电膜及铜(cu)等金属膜的积层膜等。此外，多条配线m0中的一部分作为位线bl发挥功能。
[0125]
配线层m1分别包含多条配线m1。所述多条配线m1例如也可以包含氮化钛(tin)等障壁导电膜及铜(cu)等金属膜的积层膜等。
[0126]
配线层m2分别包含多条配线m2。所述多条配线m2例如也可以包含氮化钛(tin)等障壁导电膜及铝(al)等金属膜的积层膜等。
[0127]
此处，例如像图3所示那样，在2个存储器孔区域r
mh1
、r
mh2
之间，沿x方向排列地设置着2个线连接区域cnr1、cnr2。
[0128]
线连接区域cnr1是包含用来将设置在接点区域cr1的接点cc与设置在贯通接点区域tr1的贯通接点c4线连接或将设置在接点区域cr1的指定接点cc彼此线连接的配线m0、m1(图4、图5)的区域。该线连接区域cnr1设置在从z方向观察时与接点区域cr1及贯通接点区域tr1重叠的区域。
[0129]
线连接区域cnr2是包含用来将设置在接点区域cr2的接点cc与设置在贯通接点区域tr2的贯通接点c4线连接或将设置在接点区域cr2的指定接点cc彼此线连接的配线m0、m1(图4、图5)的区域。该线连接区域cnr2设置在从z方向观察时与接点区域cr2及贯通接点区域tr2重叠的区域。
[0130]
接下来，例如参照图8对在图3的线连接区域cnr1中将接点cc与贯通接点c4线连接的一例进行说明。此外，图8示意性地表示线连接状态，作为具体的线连接状态，可以采用各种形态的线连接状态。另外，图8中，将15条接点cc分别称为接点cc-1～cc-15而进行说明。
另外，将8条贯通接点c4称为贯通接点c4-1～c4-8而进行说明。进而，关于配线m0、m1，也以适当标注了用来区分各配线的数字的状态进行说明。
[0131]
在连接于第8层导电层110的接点cc-1的上端、及连接于第8层导电层110的接点cc-15的上端连接着沿x方向延伸的配线m0-1。同样地，在连接于第7层～第2层导电层110的接点cc-2～cc-7、及连接于第7层～第2层导电层110的接点cc-14～cc-9分别连接着沿x方向延伸的配线m0-2～m0-7。在连接于第1层导电层110的接点cc-8的上端连接着配线m0-8。
[0132]
在设置在贯通接点区域tr1的贯通接点c4-1～c4-8的上端分别连接着配线m0-41～m0-48。
[0133]
在配线m0-1与配线m0-41连接着沿y方向延伸的配线m1-1。同样地，在配线m0-2～m0-7与配线m0-42～m0-48分别连接着沿y方向延伸的配线m1-2～m1-7。
[0134]
由于成为这种构成，所以，例如晶体管层l
tr
(图4、图5)的动作电压产生电路21(图1)所产生的动作电压经由贯通接点c4-1～c4-8、图8所示的利用各配线的线连接、及接点cc1～cc15，被个别地供给至下层存储单元阵列层l
mca1
的第1层～第8层的各导电层110。
[0135]
图3的线连接区域cnr2中的接点区域cr2的接点cc与贯通接点区域tr2的贯通接点c4的线连接例如也可以采用与图8所示的线连接状态同样的线连接。
[0136]
通过进行这种线连接，例如，晶体管层l
tr
(图4、图5)的动作电压产生电路21(图1)所产生的动作电压经由设置在贯通接点区域tr2的各贯通接点c4、例如与图8所示的利用各配线的线连接同等的线连接、及设置在接点区域cr2的各接点cc，被个别地供给至上层存储单元阵列层l
mca2
的第9层～第16层的各导电层110。
[0137]
[制造方法]
[0138]
接下来，参照作为示意性x-z截面的图9～图16，对第1实施方式的半导体存储装置的制造方法的一部分进行说明。
[0139]
[准备步骤]
[0140]
在该制造方法中，首先，在半导体衬底100上形成晶体管层l
tr
及配线层d0、d1、d2(图4、图5)。另外，在配线层d2的上表面形成绝缘层，在该绝缘层的上表面形成导电层112，在导电层112的上方形成导电层111(图6)。
[0141]
[第1步骤：图9]
[0142]
参照图9对第1步骤进行说明。
[0143]
在第1步骤中，首先，在导电层111(图6)上交替地形成多个绝缘层101及多个牺牲层110a。牺牲层110a例如包含氮化硅(sin)。该工序例如通过cvd(chemical vapor deposition，化学气相沉积)等进行。
[0144]
接着，在接线区域r
hu1
中，将绝缘层101及牺牲层110a的一部分去除，形成呈v字状凹陷的大致阶梯状结构。该工序通过在交替地形成的绝缘层101及牺牲层110a的上表面形成抗蚀剂，重复进行绝缘层101的局部去除、牺牲层110a的局部去除、及抗蚀剂的局部去除而进行。将绝缘层101、牺牲层110a及抗蚀剂去除的工序例如通过湿蚀刻或rie(reactive ion etching，反应性离子蚀刻)等干蚀刻(以下，有时称为“蚀刻等”)进行。
[0145]
形成呈v字状凹陷的大致阶梯状结构之后，在大致阶梯状结构的上表面及侧面、以及最上层牺牲层110a的上表面形成蚀刻终止层115。蚀刻终止层115例如包含氮化硅(sin)。该工序例如通过减压cvd(low-pressure chemical vapor deposition，低压化学气相沉
积)等进行。
[0146]
[第2步骤：图10]
[0147]
参照图10对第2步骤进行说明。
[0148]
在第2步骤中，首先，将形成在最上层牺牲层110a的上表面及侧面的多余的蚀刻终止层115去除。该工序例如通过蚀刻等进行。
[0149]
接着，将多个牺牲层110a中的最上层的1层去除。另外，将最上层牺牲层110a去除之后，将多个绝缘层101中的最上层绝缘层101的表面部分以根据需要的厚度去除。该工序例如通过化学机械研磨(cmp：chemical mechanical polishing)等进行。
[0150]
[第3步骤：图11]
[0151]
参照图11对第3步骤进行说明。
[0152]
在第3步骤中，首先，向呈v字状凹陷的大致阶梯状结构及最上层绝缘层101的上表面填充绝缘层140。绝缘层140例如包含氧化硅(sio2)。该工序例如通过cvd等进行。
[0153]
接着，对绝缘层140的上表面进行研磨而使它平坦。该工序例如通过cmp等进行。
[0154]
接着，在存储器孔区域r
mh1
及存储器孔区域r
mh2
形成多个存储器孔mh
l
。存储器孔mh
l
沿z方向延伸，且贯通绝缘层101及牺牲层110a。存储器孔mh
l
的形成例如通过rie等进行。
[0155]
接着，向存储器孔mh
l
的内部填充非晶硅120a。该工序例如通过cvd等方法进行。此外，在该工序中，也可以在填充非晶硅120a之前，在存储器孔mh
l
的内周面形成氧化硅(sio2)、氮化硅(sin)等绝缘膜。
[0156]
[第4步骤：图12]
[0157]
参照图12对第4步骤进行说明。
[0158]
在第4步骤中，在绝缘层140的上方的部分实施与所述第1步骤～第3步骤中进行的制造方法大致相同的制造方法。
[0159]
也就是说，首先，在绝缘层140上交替地形成多个绝缘层101及多个牺牲层110a。牺牲层110a例如包含氮化硅(sin)。该工序例如通过cvd等进行。
[0160]
此外，有时将形成在绝缘层140的上方的绝缘层101及牺牲层110a称为上层的绝缘层101及牺牲层110a。另外，有时将形成在绝缘层140的下方的绝缘层101及牺牲层110a称为下层的绝缘层101及牺牲层110a。
[0161]
接着，在接线区域r
hu2
中，将上层的绝缘层101及牺牲层110a的一部分例如通过蚀刻等去除，形成呈v字状凹陷的大致阶梯状结构。
[0162]
接着，在形成在接线区域r
hu2
的大致阶梯状结构的上表面及侧面、以及最上层绝缘层101的上表面，例如通过减压cvd等形成蚀刻终止层116。蚀刻终止层116例如包含氮化硅(sin)。
[0163]
接着，将形成在最上层绝缘层101的上表面及侧面的多余的蚀刻终止层116通过蚀刻等去除。
[0164]
接着，向形成在接线区域r
hu2
的呈v字状凹陷的大致阶梯状结构、及最上层绝缘层101的上表面填充绝缘层141。绝缘层141例如包含氧化硅(sio2)。该工序例如通过cvd等进行。
[0165]
接着，对绝缘层141的上表面进行研磨而使它平坦。该工序例如通过cmp等进行。
[0166]
接着，在存储器孔区域r
mh1
及存储器孔区域r
mh2
中，在上层的绝缘层101及牺牲层
110a形成多个存储器孔mhh。多个存储器孔mhh沿z方向延伸，贯通上层的绝缘层101及牺牲层110a，且到达下层的绝缘层101及牺牲层110a中形成的存储器孔mh
l
的上端部。形成存储器孔mhh的工序例如通过rie等进行。
[0167]
接着，将存储器孔mh
l
内部所填充的非晶硅120a去除。该工序例如通过湿蚀刻等方法进行。由此，存储器孔mhh与非晶硅120a被去除而成为中空状态的存储器孔mh
l
连通。
[0168]
接着，在存储器孔区域r
mh1
及存储器孔区域r
mh2
中形成的存储器孔mh
l
、mhh的内周面形成栅极绝缘膜130、半导体柱120及绝缘层125(图6)。该工序例如通过cvd等进行。
[0169]
[第5步骤：图13]
[0170]
参照图13对第5步骤进行说明。
[0171]
在第5步骤中，在接线区域r
hu1
中，在上层的绝缘层101及牺牲层110a形成接触孔cca。该接触孔cca形成在与配置在接线区域r
hu1
的接点cc(图4)对应的位置。接触孔cca的形成例如通过rie等方法进行。
[0172]
接着，在形成在接线区域r
hu1
的接触孔cca中填充非晶硅。
[0173]
接着，在与块间绝缘层st及块内绝缘层st(图3、图6)对应的位置形成未图示的替换用槽。替换用槽沿z方向及x方向延伸，不仅将绝缘层101、牺牲层110a分断，也将导电层111(图6)、及半导体层113(图6)的上层部分在y方向上分断。该工序例如通过rie等进行。
[0174]
[第6步骤：图14]
[0175]
参照图14对第6步骤进行说明。
[0176]
在第6步骤中，经由替换用槽进行使用磷酸等药液的湿蚀刻等，将牺牲层110a选择性地去除。
[0177]
接着，在去除牺牲层110a后的部分形成导电层110。该工序例如通过经由替换用槽以cvd等成膜导电层110而进行。导电层110也可以包含氮化钛(tin)等障壁导电膜及钨(w)等金属膜的积层膜等。
[0178]
此外，在以下的说明中，有时将这种工序、即通过湿蚀刻等将牺牲层110a选择性地去除，然后在去除牺牲层110a后的部分形成导电层110的工序称为“替换”。
[0179]
接着，利用氧化硅(sio2)等将替换用槽填埋，形成块间绝缘层st及块内绝缘层st。
[0180]
[第7步骤：图15]
[0181]
参照图15对第7步骤进行说明。
[0182]
在第7步骤中，在接线区域r
hu1
中，将接触孔cca中所填充的非晶硅去除。该工序例如通过湿蚀刻等进行。
[0183]
接着，在接线区域r
hu1
中，形成从接触孔cca的下端朝向绝缘层140沿z方向延伸的孔，使接触孔cca向下方延伸。延伸到下方的接触孔cca的下端到达蚀刻终止层115。该工序例如通过rie等方法进行。
[0184]
在接线区域r
hu1
中使接触孔cca向下方延伸的同时，在接线区域r
hu2
中，在绝缘层141形成沿z方向延伸的孔，形成接触孔cca。也就是说，在配置在接线区域r
hu2
的接点cc(图4)对应的位置形成接触孔cca。接触孔cca的下端到达蚀刻终止层116。该工序例如通过rie等方法进行。
[0185]
接着，在形成在接线区域r
hu1
的接触孔cca的内表面、及形成在接线区域r
hu2
的接触孔cca的内表面，利用氧化硅(sio2)等形成绝缘膜。
[0186]
进而，将接线区域r
hu1
的蚀刻终止层115中接触孔cca的下端所到达的部分、及接线区域r
hu2
的蚀刻终止层116中接触孔cca的下端所到达的部分通过湿蚀刻等去除。
[0187]
像这样形成的接线区域r
hu1
的接触孔cca成为沿z方向延伸且使下层导电层110的上表面露出的贯通孔。
[0188]
另外，像这样形成的接线区域r
hu2
的接触孔cca成为沿z方向延伸且使上层导电层110的上表面露出的贯通孔。
[0189]
[第8步骤：图16]
[0190]
参照图16对第8步骤进行说明。
[0191]
在第8步骤中，在形成在接线区域r
hu1
的接触孔cca及形成在接线区域r
hu2
的接触孔cca的内表面形成氮化钛(tin)等障壁导电膜之后，利用钨(w)等填充各接触孔cca。由此，在接线区域r
hu1
及接线区域r
hu2
形成接点cc。
[0192]
[比较例]
[0193]
此处，参照图17及图18，对比较例的半导体存储装置进行说明。图17是用来说明比较例的半导体存储装置的简化的示意性剖视图。图18示意性地表示比较例中的接点cc'彼此的线连接状态。
[0194]
如图17所示，在比较例的半导体存储装置中，在具有交替地积层的导电层110'与绝缘层101'的下层存储单元阵列层l
mca1
'之上，形成着具有交替地积层的导电层110'与绝缘层101'的上层存储单元阵列层l
mca2
'。另外，跨及下层存储单元阵列层l
mca1
'及上层存储单元阵列层l
mca2
'形成着呈v字状凹陷的1个大致阶梯状结构。
[0195]
由于像这样形成大致阶梯状结构，所以，配置在下层存储单元阵列层l
mca1
'的多层导电层110'除最下层的导电层110'以外，物理性地分离成x方向的一侧(图17中的左侧)部分、及x方向的另一侧(图17中的右侧)部分。配置在上层存储单元阵列层l
mca2
'的多层导电层110'物理性地分离成x方向的一侧(图17中的左侧)部分、及x方向的另一侧(图17中的右侧)部分。
[0196]
在各导电层110'连接着沿z方向延伸的接点cc11'、cc21'、cc22'～cc81'、cc82'。这些接点cc11'、cc21'、cc22'～cc81'、cc82'以如图18所示的状态通过配线m1'～m7'连接。因此，物理性地分离成x方向的一侧(图17中的左侧)部分及另一侧(图17中的右侧)部分的导电层110'通过接点cc21'、cc22'～cc81'、cc82'及配线m1'～m7'而电连接。
[0197]
此外，如图18所示，为了将接点cc21'、cc22'～cc81'、cc82'连接，需要沿y方向排列的7条配线m1'～m7'。配置配线m1'～m7'的线连接区域的y方向的宽度成为wy。
[0198]
[第1实施方式的效果]
[0199]
图19是对照图17，简化地表示第1实施方式的半导体存储装置的示意性剖视图。图20示意性地表示图19的示意性结构中的接点cc彼此的线连接状态。
[0200]
如图19所示，在第1实施方式中，下层存储单元阵列层l
mca1
中形成的大致阶梯状结构与上层存储单元阵列层l
mca2
中形成的大致阶梯状结构形成于在x方向上错开的位置。
[0201]
在各导电层110连接着沿z方向延伸的接点cc11、cc12～cc71、cc72。这些接点cc11、cc12～cc71、cc72以如图20所示的状态通过配线m1～m6连接。
[0202]
因此，配置在下层存储单元阵列层l
mca1
的导电层110中，物理性地分离成x方向的一侧(图19中的左侧)部分与另一侧(图19中的右侧)部分的导电层110如图20所示，通过接
点cc21、cc22～cc41、cc42及配线m1～m3而电连接。
[0203]
另外，配置在上层存储单元阵列层l
mca2
的导电层110中，物理性地分离成x方向的一侧(图19中的左侧)部分与另一侧(图19中的右侧)部分的导电层110如图20所示，通过接点cc51、cc52～cc71、cc72及配线m4～m6而电连接。
[0204]
在这种构成中，沿y方向排列的配线m1～m3与沿y方向排列的配线m4～m6在x方向上错开。由此，沿y方向排列的配线的数量成为图18所示的比较例中沿y方向排列的配线的数量的约一半。因此，在第1实施方式中，配置配线m1～m6的线连接区域的y方向的宽度成为约wy/2，成为比较例的约一半。
[0205]
像这样，第1实施方式与比较例相比，线连接区域的y方向的宽度变窄。因此，在第1实施方式中，即使相应于导电层110的积层数增大而配置在y方向上的配线数增大，也能够抑制线连接区域cnr1、cnr2(图3)的y方向的宽度、进而存储块blk(图3)的y方向的宽度增大。
[0206]
[第2实施方式]
[0207]
接下来，参照附图对第2实施方式的半导体存储装置的构成进行说明。此外，在以下的说明中，对与第1实施方式相同的构成部分标注相同符号，并简略或省略说明。
[0208]
[结构]
[0209]
图21是第2实施方式的半导体存储装置的示意性放大俯视图，相当于图2的a所示的部分的示意性放大图，表示上层存储单元阵列层中的构成。图22是将图21所示的结构沿着f-f'线切断并沿箭头方向观察所得的示意性剖视图。
[0210]
如图21所示，第2实施方式的半导体存储装置具备接点区域cr3来代替接点区域cr1。另外，第2实施方式的半导体存储装置具备接点区域cr4来代替接点区域cr2。
[0211]
存储单元阵列层l
mca1
的接点区域cr3中的结构与第1实施方式的存储单元阵列层l
mca1
的接点区域cr1中的结构相同。
[0212]
存储单元阵列层l
mca2
的接点区域cr3具备：一对终止绝缘层st'，沿x方向延伸；牺牲层110a，在所述一对终止绝缘层st'之间沿x方向延伸；及多个接点cc，沿x方向排列且外周面由牺牲层110a包围。
[0213]
一对终止绝缘层st'例如包含氧化硅(sio2)等。一对终止绝缘层st'在y方向上相隔，以中间隔着配置在接点区域cr3的多个接点cc的状态沿x方向及z方向延伸。
[0214]
一对终止绝缘层st'的x方向的长度分别比牺牲层110a的x方向的长度长。在x方向上，牺牲层110a的一端及另一端位于终止绝缘层st'的一端与另一端之间。
[0215]
一对终止绝缘层st'的y方向的一个侧面连接于接点区域cr3中包含的多个牺牲层110a及绝缘层101。另外，一对终止绝缘层st'的y方向的另一个侧面连接于不包含在接点区域cr3内的多个导电层110及绝缘层101。另外，一对终止绝缘层st'的z方向的深度到达上层存储单元阵列层l
mca2
(图22)的下端位置为止。
[0216]
牺牲层110a如图22所示，代替导电层110而在z方向上积层着多个。牺牲层110a的x方向的两端部分别连接于导电层110。另外，牺牲层110a的y方向的两端部分别连接于终止绝缘层st'。另外，在沿z方向排列的多个牺牲层110a之间设置着绝缘层101。
[0217]
在一对终止绝缘层st'所夹的部分残留着牺牲层110a的理由如下所述。详情将在下文在第2实施方式的制造方法中叙述，但在通过经由替换用槽进行使用磷酸等药液的湿
蚀刻等而将牺牲层110a选择性地去除的工序中，在一对终止绝缘层st'所夹的部分，药液的行进得到抑制。结果，在一对终止绝缘层st'所夹的部分，牺牲层110a残留。
[0218]
设置在接点区域cr3的接点cc贯通存储单元阵列层l
mca2
中的多个牺牲层110a，并且贯通形成在存储单元阵列层l
mca1
的大致阶梯状结构中所填充的绝缘层140，且它的下端与存储单元阵列层l
mca1
的各导电层110相接。此外，在本实施方式的接点cc的外周面未设置绝缘层102(图4)。本实施方式的接点cc的外周面与存储单元阵列层l
mca2
中的牺牲层110a及设置在它们之间的绝缘层101相接。
[0219]
接点区域cr4构成为基本上与接点区域cr2相同。但是，在设置在接点区域cr4的接点cc的外周面未设置绝缘层102(图4)。
[0220]
[制造方法]
[0221]
接下来，参照作为示意性x-z截面的图23～图25，对第2实施方式的半导体存储装置的制造方法的一部分进行说明。此外，此处，对第2实施方式的制造方法中特征性的部分进行说明。
[0222]
[替换前的状态]
[0223]
图23表示替换前的状态。
[0224]
如图23所示，下层的绝缘层101及牺牲层110a交替地积层。在交替地积层的下层的绝缘层101及牺牲层110a中，在接线区域r
hu1
中形成着呈v字状凹陷的大致阶梯状结构。在该阶梯状结构中填充有绝缘层140。
[0225]
另外，上层的绝缘层101及牺牲层110a交替地积层。在交替地积层的上层的绝缘层101及牺牲层110a中，在接线区域r
hu2
中形成着呈v字状凹陷的大致阶梯状结构。在该阶梯状结构中填充有绝缘层141。
[0226]
另外，在存储器孔区域r
mh1
、r
mh2
形成着半导体柱120等。
[0227]
此外，图23中附加有点的区域是一对终止绝缘层st'(图21)所夹的区域。该区域中包含上层的绝缘层101及牺牲层110a的一部分。
[0228]
[替换后的状态]
[0229]
图24表示替换后的状态。
[0230]
对成为如图23所示的状态的绝缘层101及牺牲层110a等，经由替换用槽进行使用磷酸等药液的湿蚀刻等，将牺牲层110a选择性地去除而成膜导电层110时，成为如图24所示的状态。
[0231]
也就是说，在牺牲层110a中由一对终止绝缘层st'(图21)所夹的区域(图23中附加有点的区域)，药液的行进得到抑制，因此，牺牲层110a残留。
[0232]
另一方面，牺牲层110a中的其它部分被去除。
[0233]
在去除牺牲层110a后的部分，通过经由替换用槽的cvd等而成膜导电层110。
[0234]
[接触孔及接点的形成]
[0235]
图25表示形成接触孔，进而在接触孔形成接点cc后的状态。
[0236]
在如图24所示的状态下，形成贯通接线区域r
hu1
的上层的绝缘层101及牺牲层110a、以及下层绝缘层140的接触孔。
[0237]
与此同时，形成贯通接线区域r
hu2
的上层绝缘层141的接触孔。
[0238]
在形成在接线区域r
hu1
的接触孔的内表面形成氮化钛(tin)等障壁金属之后，利用
钨(w)等填充接触孔，由此，在接线区域r
hu1
形成接点cc。
[0239]
与此同时，在形成在接线区域r
hu2
的接触孔的内表面形成氮化钛(tin)等障壁金属之后，利用钨(w)等填充接触孔，由此，在接线区域r
hu2
形成接点cc。
[0240]
[第3实施方式]
[0241]
接下来，参照附图对第3实施方式的半导体存储装置的构成进行说明。此外，在以下的说明中，对与第1实施方式相同的构成部分标注相同符号，并简略或省略说明。
[0242]
[结构]
[0243]
图26是第3实施方式的半导体存储装置的示意性放大俯视图，相当于图2的a所示的部分的示意性放大图，表示存储单元阵列层中的构成。图27是将图26所示的结构沿着g-g'线切断并沿箭头方向观察所得的示意性剖视图。
[0244]
如图27所示，第3实施方式的半导体存储装置是将包含存储单元阵列mca(图1)的芯片cm与包含周边电路pc(图1)的芯片c
p
贴合而构成。
[0245]
芯片cm中具备多个贴合电极pi1，芯片c
p
中具备多个贴合电极pi2。多个贴合电极pi2的配置位置对应于多个贴合电极pi1的配置位置。通过将贴合电极pi1与贴合电极pi2贴合，可以将芯片cm与芯片c
p
贴合，并且将贴合电极pi1与贴合电极pi2电连接。贴合电极pi1、pi2例如包含铜(cu)等导电性材料。
[0246]
如上所述，可以将芯片cm与芯片c
p
贴合，因此，芯片cm中具备的多个导电层110及位线bl经由接点cc、配线m0～m2、贴合电极pi1、pi2及配线d0～d2等而电连接于芯片c
p
中具备的晶体管tr。
[0247]
芯片cm具备存储单元阵列层l
mca1
、存储单元阵列层l
mca2
、位线bl、配线层m0、配线层m1及配线层m2。但是，芯片cm中具备的如上所述的各部件的上下方向的配置位置与图4所示的第1实施方式的存储单元阵列层l
mca1
、存储单元阵列层l
mca2
、位线bl、配线层m0、配线层m1及配线层m2相反。
[0248]
因此，在第3实施方式中，存储单元阵列层l
mca1
位于上层侧，存储单元阵列层l
mca2
位于下层侧。另外，形成在存储单元阵列层l
mca1
的大致阶梯状结构呈倒v字状，且位于接线区域r
hu2
。形成在存储单元阵列层l
mca2
的大致阶梯状结构也呈倒v字状，且位于接线区域r
hu1
。
[0249]
第3实施方式也与第1实施方式同样地，形成在存储单元阵列层l
mca1
的大致阶梯状结构与形成在存储单元阵列层l
mca2
的大致阶梯状结构形成于在x方向上错开的位置。
[0250]
芯片c
p
与图4所示的第1实施方式同样地，具备半导体衬底100、晶体管层l
tr
、配线层d0、配线层d1及配线层d2。
[0251]
如图26所示，本实施方式的存储单元阵列层l
mca1
、l
mca2
的结构基本上与参照图3等所说明的第1实施方式的存储单元阵列层l
mca1
、l
mca2
的结构相同。但是，本实施方式的存储单元阵列层l
mca1
、l
mca2
不具备第1实施方式的接线区域r
hu3
及接线区域r
hu4
中的构成。
[0252]
此外，第3实施方式的半导体存储装置也可以具备第2实施方式的接点区域cr3及接点区域cr4来代替第1实施方式的接点区域cr1及接点区域cr2。
[0253]
[第4实施方式]
[0254]
接下来，参照附图对第4实施方式的半导体存储装置的构成进行说明。此外，在以下的说明中，对与第1实施方式相同的构成部分标注相同符号，并简略或省略说明。
[0255]
图28是第4实施方式的半导体存储装置的示意性放大俯视图，相当于图2的a所示
的部分的示意性放大图，表示上层存储单元阵列层中的构成。图29是将图28所示的结构沿着h-h'线切断并沿箭头方向观察所得的示意性剖视图。图30是将图28所示的结构沿着i-i'线切断并沿箭头方向观察所得的示意性剖视图。
[0256]
如图28～图30所示，第4实施方式的半导体存储装置具备接线区域r
hu11
、r
hu12
、r
hu13
、r
hu14
来代替接线区域r
hu1
、r
hu2
、r
hu3
、r
hu4
。
[0257]
接线区域r
hu11
具备沿x方向延伸的配线区域wl
11a
、及沿x方向延伸的接点区域wl
11b
。配线区域wl
11a
与接点区域wl
11b
沿y方向排列。
[0258]
接线区域r
hu12
具备沿x方向延伸的配线区域wl
12a
、及沿x方向延伸的接点区域wl
12b
。配线区域wl
12a
与接点区域wl
12b
沿y方向排列。
[0259]
接线区域r
hu13
具备沿x方向延伸的配线区域wl
13a
、及沿x方向延伸的接点区域wl
13b
。配线区域wl
13a
与接点区域wl
13b
沿y方向排列。
[0260]
接线区域r
hu14
具备沿x方向延伸的配线区域wl
14a
、及沿x方向延伸的接点区域wl
14b
。配线区域wl
14a
与接点区域wl
14b
沿y方向排列。
[0261]
[配线区域wl
11a
、wl
12a
、wl
13a
、wl
14a
的结构]
[0262]
接线区域r
hu11
的配线区域wl
11a
与接线区域r
hu12
的配线区域wl
12a
在x方向上连续，且包含沿z方向排列的多个导电层110的一部分。这些导电层110的一部分沿着块间绝缘层st及块内绝缘层st在x方向上延伸。
[0263]
另外，接线区域r
hu13
的配线区域wl
13a
与接线区域r
hu14
的配线区域wl
14a
在x方向上连续，且包含沿z方向排列的多个导电层110的一部分。这些导电层110的一部分沿着块间绝缘层st及块内绝缘层st在x方向上延伸。
[0264]
因此，配线区域wl
11a
、wl
12a
及配线区域wl
13a
、wl
14a
中包含的多个导电层110在各层中的每一层在x方向上连续。结果，存储器孔区域r
mh1
中包含的沿z方向排列的多个导电层110与存储器孔区域r
mh2
中包含的沿z方向排列的多个导电层110在各层中的每一层，通过配线区域wl
11a
、wl
12a
、wl
13a
、wl
14a
中包含的沿z方向排列的多个导电层110而电连接。
[0265]
[接点区域wl
11b
的结构]
[0266]
接线区域r
hu11
的接点区域wl
11b
(图28)包含沿z方向排列的多个导电层110的一部分。在沿z方向排列的多个导电层110之间设置着绝缘层101。并且，在接点区域wl
11b
中形成着大致阶梯状结构。也就是说，如图29所示，在下层存储单元阵列层l
mca1
的接线区域r
hu11
中相当于接点区域wl
11b
的部分形成着大致阶梯状结构，所述大致阶梯状结构随着从x方向的另一侧(图29中的右侧)朝向一侧(图29中的左侧)而凹部阶段性地变深。
[0267]
该大致阶梯状结构是通过蚀刻等将接点区域wl
11b
(图28)中配置在下层存储单元阵列层l
mca1
的接线区域r
hu11
(图29)的第3层～第8层导电层110等的一部分去除而形成。在通过形成大致阶梯状结构而形成的凹部部分填充有氧化硅(sio2)等绝缘层150。
[0268]
在接线区域r
hu11
的接点区域wl
11b
(图28)配置着接点cc2、cc4、cc6、cc8。如图29所示，接点cc2、cc4、cc6、cc8贯通存储单元阵列层l
mca2
中的多个导电层110及存储单元阵列层l
mca1
中的绝缘层150，且它的下端连接于第2层、第4层、第6层、第8层的导电层110。
[0269]
此外，在图29所例示的截面中，接点cc2、cc4、cc6、cc8连接于存储单元阵列层l
mca1
中的大致阶梯状结构。因此，例如，连接于第2层导电层110的接点cc2与第3层～第8层导电层110或设置在它们之间的绝缘层101在x方向上的距离至少大于绝缘层102的膜厚。另一方
面，在图29所例示的截面中，接点cc2、cc4、cc6、cc8贯通存储单元阵列层l
mca2
中的多个导电层110及绝缘层101。因此，例如，连接于第2层导电层110的接点cc2与第9层～第16层导电层110或设置在它们之间的绝缘层101在x方向上的距离约为绝缘层102的膜厚，相对较小。
[0270]
[接点区域wl
12b
的结构]
[0271]
接线区域r
hu12
的接点区域wl
12b
(图28)包含沿z方向排列的多个导电层110的一部分。并且，在接点区域wl
12b
形成着大致阶梯状结构。也就是说，如图29所示，在上层存储单元阵列层l
mca2
的接线区域r
hu12
中相当于接点区域wl
12b
的部分形成着大致阶梯状结构，所述大致阶梯状结构随着从x方向的一侧(图29中的左侧)朝向另一侧(图29中的右侧)而凹部阶段性地变深。
[0272]
该大致阶梯状结构是通过蚀刻等将接点区域wl
12b
(图28)中配置在上层存储单元阵列层l
mca2
的接线区域r
hu12
(图29)的第11层～第16层导电层110等的一部分去除而形成。在通过形成大致阶梯状结构而形成的凹部部分填充有氧化硅(sio2)等绝缘层151。
[0273]
在接线区域r
hu12
的接点区域wl
12b
(图28)配置着接点cc10、cc12、cc14、cc16。如图29所示，接点cc10、cc12、cc14、cc16贯通存储单元阵列层l
mca2
中的绝缘层151，且它的下端连接于第10层、第12层、第14层、第16层的导电层110。
[0274]
此外，在图29所例示的截面中，接点cc10、cc12、cc14、cc16连接于存储单元阵列层l
mca2
中的大致阶梯状结构。因此，例如，连接于第10层导电层110的接点cc10与第11层～第16层导电层110或设置在它们之间的绝缘层101在x方向上的距离至少大于绝缘层102的膜厚。
[0275]
[接点区域wl
13b
的结构]
[0276]
接线区域r
hu13
的接点区域wl
13b
(图28)包含沿z方向排列的多个导电层110的一部分。并且，在接点区域wl
13b
形成着大致阶梯状结构。也就是说，如图30所示，在上层存储单元阵列层l
mca2
的接线区域r
hu13
中相当于接点区域wl
13b
的部分形成着大致阶梯状结构，所述大致阶梯状结构随着从x方向的另一侧(图30中的右侧)朝向一侧(图30中的左侧)而凹部阶段性地变深。
[0277]
该大致阶梯状结构是通过蚀刻等将接点区域wl
13b
(图28)中配置在上层存储单元阵列层l
mca2
的接线区域r
hu13
(图30)的第10层～第16层导电层110等的一部分去除而形成。在通过形成大致阶梯状结构而形成的凹部部分填充有氧化硅(sio2)等绝缘层152。
[0278]
在接线区域r
hu13
的接点区域wl
13b
(图28)配置着接点cc9、cc11、cc13、cc15。如图30所示，接点cc9、cc11、cc13、cc15贯通存储单元阵列层l
mca2
中的绝缘层152，且它的下端连接于第9层、第11层、第13层、第15层的导电层110。
[0279]
此外，在图30所例示的截面中，接点cc9、cc11、cc13、cc15连接于存储单元阵列层l
mca2
中的大致阶梯状结构。因此，例如，连接于第9层导电层110的接点cc9与第10层～第16层导电层110或设置在它们之间的绝缘层101在x方向上的距离至少大于绝缘层102的膜厚。
[0280]
[接点区域wl
14b
的结构]
[0281]
接线区域r
hu14
的接点区域wl
14b
(图28)包含沿z方向排列的多个导电层110的一部分。并且，在接点区域wl
14b
形成着大致阶梯状结构。也就是说，如图30所示，在下层存储单元阵列层l
mca1
的接线区域r
hu14
中相当于接点区域wl
14b
的部分形成着大致阶梯状结构，所述大致阶梯状结构随着从x方向的一侧(图30中的左侧)朝向另一侧(图30中的右侧)而凹部阶段
性地变深。
[0282]
该大致阶梯状结构是通过蚀刻等将接点区域wl
14b
(图28)中配置在下层存储单元阵列层l
mca1
的接线区域r
hu14
(图30)的第2层～第8层导电层110等的一部分去除而形成。在通过形成大致阶梯状结构而形成的凹部部分填充有氧化硅(sio2)等绝缘层153。
[0283]
在接线区域r
hu14
的接点区域wl
14b
(图28)配置着接点cc1、cc3、cc5、cc7。如图30所示，接点cc1、cc3、cc5、cc7贯通存储单元阵列层l
mca2
中的多个导电层110及存储单元阵列层l
mca1
中的绝缘层153，且它的下端连接于第1层、第3层、第5层、第7层的导电层110。
[0284]
此外，在图30所例示的截面中，接点cc1、cc3、cc5、cc7连接于存储单元阵列层l
mca1
中的大致阶梯状结构。因此，例如，连接于第1层导电层110的接点cc1与第2层～第8层导电层110或设置在它们之间的绝缘层101在x方向上的距离至少大于绝缘层102的膜厚。另一方面，在图30所例示的截面中，接点cc1、cc3、cc5、cc7贯通存储单元阵列层l
mca2
中的多个导电层110及绝缘层101。因此，例如，连接于第1层导电层110的接点cc1与第9层～第16层导电层110或设置在它们之间的绝缘层101在x方向上的距离约为绝缘层102的膜厚，相对较小。
[0285]
[接线区域r
hu3
、r
hu4
的配置]
[0286]
像参照图28～图30所说明的那样，在本实施方式中，在与第1实施方式中设置着接线区域r
hu3
、r
hu4
的位置对应的位置设置着接线区域r
hu13
、r
hu14
。在本实施方式的半导体存储装置中，在未图示的其它位置设置着接线区域r
hu3
、r
hu4
。例如，接线区域r
hu3
、r
hu4
也可以设置在存储器孔区域r
mh1
与接线区域r
hu11
之间、接线区域r
hu11
与接线区域r
hu12
之间、或接线区域r
hu12
与存储器孔区域r
mh2
之间。另外，例如，接线区域r
hu3
、r
hu4
也可以设置在存储器孔区域r
mh1
与接线区域r
hu13
之间、接线区域r
hu13
与接线区域r
hu14
之间、或接线区域r
hu14
与存储器孔区域r
mh2
之间。
[0287]
此外，第4实施方式的半导体存储装置也可以像第3实施方式的半导体存储装置那样，将包含存储单元阵列mca(图1)的芯片cm与包含周边电路pc(图1)的芯片c
p
贴合而构成。
[0288]
[第5实施方式]
[0289]
接下来，参照附图对第5实施方式的半导体存储装置的构成进行说明。此外，在以下的说明中，对与第4实施方式相同的构成部分标注相同符号，并简略或省略说明。
[0290]
图31是第5实施方式的半导体存储装置的示意性放大俯视图，相当于图2的a所示的部分的示意性放大图，表示上层存储单元阵列层中的构成。
[0291]
如图31所示，第5实施方式的半导体存储装置具备接点区域wl
11b
'来代替接点区域wl
11b
。另外，第5实施方式的半导体存储装置具备接点区域wl
14b
'来代替接点区域wl
14b
。
[0292]
存储单元阵列层l
mca1
的接点区域wl
11b
'中的结构与第4实施方式的存储单元阵列层l
mca1
的接点区域wl
11b
中的结构(图29)相同。
[0293]
存储单元阵列层l
mca2
的接点区域wl
11b
'中的结构与第2实施方式的存储单元阵列层l
mca2
的接点区域cr3中的结构(图22)相同。
[0294]
存储单元阵列层l
mca1
的接点区域wl
14b
'中的结构与第4实施方式的存储单元阵列层l
mca1
的接点区域wl
14b
中的结构(图30)相同。
[0295]
存储单元阵列层l
mca2
的接点区域wl
14b
'中的结构与第2实施方式的存储单元阵列层l
mca2
的接点区域cr3中的结构(图22)相同。
[0296]
此外，第5实施方式的半导体存储装置也可以像第3实施方式的半导体存储装置那
样，将包含存储单元阵列mca(图1)的芯片cm与包含周边电路pc(图1)的芯片c
p
贴合而构成。
[0297]
[其它实施方式]
[0298]
如上所述，在各实施方式中，在存储单元阵列层中配置接点的接线区域等形成大致阶梯状结构。作为该大致阶梯状结构的图案，可以采用各种形态的图案。
[0299]
例如，在第4实施方式中，采用了如图28～图30所示的大致阶梯状结构，但大致阶梯状结构并不限于此。
[0300]
因此，参照图32～图34，对与第4实施方式同样地在接线区域具备配线区域与接点区域的其它实施方式中形成着其它形态的大致阶梯状结构的实施方式进行说明。
[0301]
图32是其它实施方式的半导体存储装置的示意性放大俯视图，相当于图2的a所示的部分的示意性放大图，表示上层存储单元阵列层中的构成。图33是将图32所示的结构沿着j-j'线切断并沿箭头方向观察所得的示意性剖视图。图34是将图32所示的结构沿着k-k'线切断并沿箭头方向观察所得的示意性剖视图。
[0302]
如图32所示，在其它实施方式中，也沿y方向排列着多个存储块blk(blk_a～bkl_d)，且在y方向上相邻的2个存储块blk之间具备块间绝缘层st。
[0303]
此外，第4实施方式的存储块blk(图28)具有块内绝缘层st，但其它实施方式的存储块blk(图32)不具有块内绝缘层。另外，其它实施方式的存储块blk(图32)的y方向宽度为第4实施方式的存储块blk(图28)的y方向宽度的约一半。
[0304]
在存储块blk_b中，如图32及图33所示，在下层存储单元阵列层l
mca1
的接线区域r
hu11
中相当于接点区域wl
11b
的部分形成着大致阶梯状结构，所述大致阶梯状结构随着从x方向的另一侧(图33中的右侧)朝向一侧(图中的左侧)而凹部阶段性地变深。图33的接线区域r
hu11
中形成的大致阶梯状结构的级数为图29所示的大致阶梯状结构的级数的2倍。在该接点区域wl
11b
配置着8条接点cc1～cc8。
[0305]
另外，在存储块blk_b中，如图32及图33所示，在上层存储单元阵列层l
mca2
的接线区域r
hu12
中相当于接点区域wl
12b
的部分形成着大致阶梯状结构，所述大致阶梯状结构随着从x方向的一侧(图33中的左侧)朝向另一侧(图中的右侧)而凹部阶段性地变深。图33的接线区域r
hu12
中形成的大致阶梯状结构的级数为图29所示的大致阶梯状结构的级数的2倍。在该接点区域wl
12b
配置着8条接点cc9～cc16。
[0306]
此外，在存储块blk_d中，也形成与存储块blk_b中形成的大致阶梯状结构相同的大致阶梯状结构，且配置着接点cc1～cc8、cc9～cc16。
[0307]
在存储块blk_c中，如图32及图34所示，在上层存储单元阵列层l
mca2
的接线区域r
hu13
中相当于接点区域wl
13b
的部分形成着大致阶梯状结构，所述大致阶梯状结构与图33所示的上层存储单元阵列层l
mca2
的接线区域r
hu12
中相当于接点区域wl
12b
的部分中形成的大致阶梯状结构相同。
[0308]
另外，在存储块blk_c中，如图32及图34所示，在下层存储单元阵列层l
mca1
的接线区域r
hu14
中相当于接点区域wl
14b
的部分形成着大致阶梯状结构，所述大致阶梯状结构与图33所示的下层存储单元阵列层l
mca1
的接线区域r
hu11
中相当于接点区域wl
11b
的部分中形成的大致阶梯状结构相同。
[0309]
此外，在存储块blk_a中，也形成着与存储块blk_c中形成的大致阶梯状结构相同的大致阶梯状结构，且配置着接点cc1～cc8、cc9～cc16。
[0310]
在所述第1实施方式～第5实施方式中，在接线区域中只设置着一个接点区域，在各接点区域中接点cc沿x方向排成一排。然而，这种构成只不过是例示，具体构成可以适当调整。例如，第1实施方式～第5实施方式中，也可以在任一个接线区域中设置沿y方向排列的2个接点区域或者在任一个接点区域中将接点cc沿x方向排成两排。
[0311]
另外，所述第1实施方式～第5实施方式的半导体存储装置具备沿z方向排列的2个存储单元阵列层l
mca1
、l
mca2
。然而，这种构成只不过例示，具体构成可以适当调整。例如，也可以在第1实施方式～第5实施方式的半导体存储装置中设置沿z方向排列的3个以上的存储单元阵列层。另外，在这种情况下，也可以将与各存储单元阵列层对应的接线区域(各存储单元阵列层中包含的导电层110与接点cc的连接部)的x方向上的位置分散地配置在3个以上的位置。
[0312]
[接点cc与贯通接点c4的线连接状态的其它例]
[0313]
图8中，示出将接点cc与贯通接点c4线连接的一例，但线连接状态并不限于此。
[0314]
因此，参照图35～图40，对将接点cc与贯通接点c4线连接的另一例进行说明。在该例中，利用配线层m0的配线m0、配线层m1的配线m1、及配线层m2的配线m2进行线连接。
[0315]
此外，为了容易理解，在图35中，只表示接点cc及贯通接点c4的配置状态，在图36中，只表示利用配线m0的线连接状态，在图37中，只表示利用配线m0与配线m1的线连接状态，在图38中，表示利用配线m0、配线m1及配线m2的线连接状态。
[0316]
此外，图39是将图38所示的结构沿着l-l'线切断并沿箭头方向观察所得的示意性剖视图，图40是将图38所示的结构沿着m-m'线切断并沿箭头方向观察所得的示意性剖视图。
[0317]
例如，如图35所示，对如下情况下的线连接状态进行说明，即，在贯通接点区域tr10中，沿x方向排列的多个贯通接点c4排列有一排，在接点区域cr10中，沿x方向排列的多个接点cc排列有两排。
[0318]
如图36所示，在贯通接点c4的上方及接点cc的上方配置着沿x方向延伸并且沿y方向排列的多条配线m0。指定的配线m0的下表面连接于贯通接点c4及接点cc的上端。在各配线m0的上表面中的指定位置连接着接点ct0。
[0319]
如图37所示，在配线m0的上方配置着沿y方向延伸并且沿x方向排列的多条配线m1。配线m1的下表面连接于接点ct0(图36)的上表面，配线m1经由接点ct0而电连接于配线m0。在各配线m1的上表面中的指定位置连接着接点ct1。
[0320]
如图38所示，在配线m1的上方配置着沿x方向延伸并且沿y方向排列的多条配线m2。配线m2的下表面连接于接点ct1(图37)的上表面，配线m2经由接点ct1而电连接于配线m1。
[0321]
也如图39及图40所示，配线m0与配线m1经由接点ct0而电连接，配线m1与配线m2经由接点ct1而电连接。
[0322]
在该线连接中，在沿x方向延伸的多条配线m0与沿x方向延伸的多条配线m2之间配置着沿y方向延伸的多条配线m1。因此，可以容易地将在y方向上分开的接点cc与贯通接点c4电连接。
[0323]
[其它]
[0324]
对本发明的若干个实施方式进行了说明，但这些实施方式是作为例子而提出的，
并不意图限定发明的范围。这些新颖的实施方式能够以其它多种方式实施，可以在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[0325]
[符号的说明]
[0326]
100 半导体衬底
[0327]
110 导电层
[0328]
120 半导体柱
[0329]
130 栅极绝缘膜
[0330]
cc、cc1～cc16 接点。