半导体器件及其制造方法与流程

1.本发明构思涉及半导体器件及其制造方法。更具体地，本发明构思涉及包括线图案的半导体器件及其制造方法。


背景技术：

2.所提出的用于增加集成电路器件密度的缩放技术包括多栅晶体管，其中，鳍型或纳米线型硅主体形成在衬底上，并且栅极形成在该硅主体的表面上。
3.由于这种多栅晶体管利用三维沟道，因此它可以很容易地被缩放。此外，即使不增加多栅晶体管的栅长，也可以改善电流控制能力。此外，可以有效地抑制沟道区的电位受漏极电压影响的sce(短沟道效应)。


技术实现要素：

4.本发明构思的各方面提供了一种通过防止源极区域和漏极区域的缺陷而具有改善的性能、可靠性和良品率的半导体器件及其制造方法。
5.本发明构思的各方面还提供了一种半导体器件及其制造方法，该半导体器件包括有源图案并且具有改善的设计多样性，在有源图案中，线图案和鳍型图案在窄区域中混合。
6.然而，本发明构思的各方面不限于本文所阐述的方面。通过参考以下给出的本发明构思的详细说明，本发明构思的上述和其它方面对于本发明构思所属领域的普通技术人员将变得更加清楚。
7.根据本公开的一方面，提供了一种半导体器件，包括：衬底，包括沿第一方向布置的第一区域和第二区域、以及在第一区域和第二区域之间的第三区域；有源图案，在衬底上沿第一方向延伸；以及，第一栅电极至第三栅电极，在有源图案上彼此间隔开并且各自沿与第一方向相交的第二方向延伸，其中，第一区域的有源图案包括彼此间隔开并且穿透第一栅电极的多个第一半导体图案，第二区域的有源图案包括彼此间隔开并且穿透第二栅电极的多个第二半导体图案，第三区域的有源图案包括从衬底突出并且与第三栅电极相交的过渡图案，并且过渡图案包括牺牲图案和第三半导体图案，牺牲图案和第三半导体图案交替堆叠在第三区域上并且包括彼此不同的材料。
8.根据本公开的另一方面，提供了一种半导体器件，包括：衬底，包括沿第一方向布置的第一区域和第二区域、以及在第一区域和第二区域之间的第三区域；有源图案，在衬底上沿第一方向延伸；以及，第一栅极结构至第三栅极结构，在有源图案上彼此间隔开并且沿与第一方向相交的第二方向延伸，其中，第一区域的有源图案包括与衬底间隔开并且穿透第一栅极结构的第一线图案，第二区域的有源图案包括与衬底间隔开并且穿透第二栅极结构的第二线图案，第三区域的有源图案包括从衬底突出的过渡图案，过渡图案包括与第三栅极结构的侧表面形成锐角的倾斜表面，并且第三栅极结构围绕过渡图案的侧表面和上表面。
9.根据本公开的另一方面，提供了一种半导体器件，包括：衬底，包括沿第一方向布
置的第一区域和第二区域、以及在第一区域和第二区域之间的第三区域；场绝缘膜，在衬底上覆盖第一有源图案的侧表面的一部分；以及，第一栅电极至第三栅电极，在第一有源图案和场绝缘膜上彼此间隔开并且沿与第一方向相交的第二方向延伸，其中，第一区域的第一有源图案包括第一线图案，第一线图案与衬底间隔开，穿透第一栅电极，并且在第二方向上具有第一宽度，第二区域的第一有源图案包括第二线图案，第二线图案与衬底间隔开，穿透第二栅电极，并且在第二方向上具有小于第一宽度的第二宽度，第三区域的第一有源图案包括过渡图案，过渡图案从衬底突出，与第三栅电极相交，并且在第二方向上具有小于第一宽度且大于第二宽度的第三宽度，过渡图案包括牺牲图案和第三线图案，牺牲图案和第三线图案顺序堆叠在第三区域上并且包括彼此不同的材料，并且第三区域的场绝缘膜的上表面的高度大于第一区域和第二区域的场绝缘膜的上表面的高度。
10.根据本公开的另一方面，提供了一种半导体器件，包括：衬底，包括沿第一方向布置的第一区域和第二区域、以及在第一区域和第二区域之间的第三区域；第一线图案，在第一区域上与衬底间隔开并且沿第一方向延伸；第二线图案，在第二区域上与衬底间隔开并且沿第一方向延伸；过渡图案，在第三区域上从衬底突出并且沿第一方向延伸；第一外延图案，在第一线图案和过渡图案之间连接第一线图案的侧表面和过渡图案的侧表面；以及第二外延图案，在第二线图案和过渡图案之间连接第二线图案的侧表面和过渡图案的侧表面。
附图说明
11.通过参考附图详细描述本公开的实施例，本公开的以上和其他实施例和特征将变得更清楚，在附图中：
12.图1是用于说明根据一些示例实施例的半导体器件的布局图。
13.图2是沿图1的a1-a1、b1-b1和c1-c1截取的截面图。
14.图3a和图3b是沿图1的d1-d1截取的各种截面图。
15.图4和图5是用于说明根据一些示例实施例的半导体器件的各种截面图。
16.图6和图7是用于说明根据一些示例实施例的半导体器件的各种布局图。
17.图8是用于说明根据一些示例实施例的半导体器件的布局图。
18.图9是沿图8的a1-a1、b1-b1、c1-c1和e1-e1截取的截面图。
19.图10是沿图8的d1-d1和f1-f1截取的截面图。
20.图11是用于说明根据一些示例实施例的半导体器件的布局图。
21.图12是沿图11的a2-a2、b2-b2和c2-c2截取的截面图。
22.图13是沿图11的d2-d2截取的截面图。
23.图14至图17是用于说明根据一些示例实施例的半导体器件的各种截面图。
24.图18和图19是用于说明根据一些示例实施例的半导体器件的各种布局图。
25.图20是用于说明根据一些示例实施例的半导体器件的布局图。
26.图21是沿图20的a2-a2、b2-b2、c2-c2和e2-e2截取的截面图。
27.图22是沿图20的d2-d2和f2-f2截取的截面图。
28.图23是用于说明根据一些示例实施例的半导体器件的布局图。
29.图24至图38是用于说明根据一些示例实施例的用于制造半导体器件的方法的中
间步骤图。
30.图39至图46是用于说明根据一些示例实施例的用于制造半导体器件的方法的中间步骤图。
具体实施方式
31.在下文中，将参考图1至图23说明根据一些示例实施例的半导体器件。
32.尽管在本文中使用诸如“第一”和“第二”之类的术语来描述各种元件或组件，但是这些元件或组件不受这些术语的限制是不言而喻的。这些术语仅用于将单个元件或组件与其他元件或组件相区分。因此，不言而喻，下面说明的第一元件或组件可以是本发明构思的技术思想内的第二元件或组件。
33.图1是用于说明根据一些示例实施例的半导体器件的布局图。图2是沿图1的a1-a1、b1-b1和c1-c1截取的截面图。图3a和图3b是沿图1的d1-d1截取的各种截面图。
34.参考图1至图3a，根据一些示例实施例的半导体器件包括衬底100、场绝缘膜105、第一有源图案ap1、第一栅极结构至第三栅极结构g1、g2和g3、第一外延图案140和层间绝缘膜180。
35.衬底100可以是体硅或soi(绝缘体上硅)。在一些示例实施例中，衬底100可以是硅衬底，或者可以包括其他材料，例如，硅锗、sgoi(绝缘体上的硅锗)、锑化铟、碲铅化合物、砷化铟、磷化铟、砷化镓和/或锑化镓。在一些示例实施例中，衬底100可以具有形成在基底衬底上的外延层。为了便于说明，下面将衬底100解释为硅衬底。
36.衬底100可以包括第一区域至第三区域i、ii和iii。第一区域i和第二区域ii可以沿平行于衬底100的上表面的第一方向x1布置。第三区域iii可以介于第一区域i和第二区域ii之间。在一些示例实施例中，第一区域至第三区域i、ii和iii可以是彼此相邻的区域。
37.第一有源图案ap1可以形成在衬底100上。第一有源图案ap1可以在第一区域至第三区域i、ii和iii上在第一方向x1上延伸。第一有源图案ap1可以与下面要说明的第一栅极结构至第三栅极结构g1、g2和g3相交。在一些示例实施例中，第三区域iii的第一有源图案ap1可以连接第一区域i的第一有源图案ap1和第二区域ii的第一有源图案ap1。例如，第三区域iii的鳍型突起fp可以连接第一区域i的鳍型突起fp和第二区域ii的鳍型突起fp。
38.第一有源图案ap1可以包括硅(si)和/或锗(ge)，它们是元素半导体材料。在一些示例实施例中，第一有源图案ap1还可以包括化合物半导体，例如，iv-iv族化合物半导体或iii-v族化合物半导体。
39.iv-iv族化合物半导体可以是例如包括碳(c)、硅(si)、锗(ge)和锡(sn)中的至少两种或更多种的二元化合物或三元化合物，和/或通过将这些元素与iv族元素掺杂而获得的化合物。
40.iii-v族化合物半导体可以是例如通过将作为iii族元素的铝(al)、镓(ga)和铟(in)中的至少一种与作为v族元素的磷(p)、砷(as)和锑(sb)中的至少一种进行组合而形成的二元化合物、三元化合物和/或四元化合物中的一种。
41.在一些示例实施例中，第一有源图案ap1可以包括鳍型突起fp。鳍型突起fp可以从衬底100的上表面突出，并且在第一方向x1上延伸。鳍型突起fp可以是通过蚀刻衬底100的一部分而形成的，或者可以是从衬底100生长的外延层。
42.场绝缘膜105可以形成在衬底100上。场绝缘膜105可以覆盖第一有源图案ap1的侧表面的一部分。例如，场绝缘膜105可以覆盖鳍型突起fp的侧表面的至少一部分。即，鳍型突起fp可以由场绝缘膜105限定。另外，鳍型突起fp可以具有与场绝缘膜105的相应顶表面或底表面共面的顶表面和/或底表面。
43.场绝缘膜105可以包括但不限于例如氧化物膜、氮化物膜、氮氧化物膜及其组合中的至少一种。
44.第一栅极结构至第三栅极结构g1、g2和g3可以形成在第一有源图案ap1和场绝缘膜105上。第一栅极结构至第三栅极结构g1、g2和g3可以彼此间隔开并且与第一有源图案ap1相交。例如，第一栅极结构至第三栅极结构g1、g2和g3中的每一个可以在平行于衬底100的上表面并与第一方向x1相交的第二方向y1上延伸。在一些示例实施例中，第一栅极结构g1可以置于第一区域i上，第二栅极结构g2可以置于第二区域ii上，并且第三栅极结构g3可以置于第三区域iii上。
45.在一些示例实施例中，第一栅极结构g1和第二栅极结构g2可以是有源栅极结构，并且第三栅极结构g3可以是虚设栅极结构。然而，本发明构思不限于此，并且第一栅极结构至第三栅极结构g1、g2和g3都可以是有源栅极结构。
46.第一栅极结构至第三栅极结构g1、g2和g3可以分别包括第一栅电极至第三栅电极150、250和350、第一栅极介电膜至第三栅极介电膜160、260和360、以及第一栅极间隔物至第三栅极间隔物130、230和330。
47.第一栅电极至第三栅电极150、250和350可以彼此间隔开并且在第一有源图案ap1上与第一有源图案ap1相交。例如，第一栅电极至第三栅电极150、250和350均可以在第二方向y1上延伸。
48.第一栅电极至第三栅电极150、250和350可以包括但不限于例如tin、wn、tan、ru、tic、tac、ti、ag、al、tial、tialn、tialc、tacn、tasin、mn、zr、w、al及其组合中的至少一种。第一栅电极至第三栅电极150、250和350可以例如通过但不限于替换工艺形成。
49.虽然第一栅电极至第三栅电极150、250和350中的每一个仅被示出为单个膜，但这仅是示例，并且第一栅电极至第三栅电极150、250和350中的每一个当然可以通过堆叠多个导电材料而形成。例如，第一栅电极至第三栅电极150、250和350中的每一个可以包括调节功函数的功函数调节膜和填充由功函数调节膜形成的空间的填充导电膜。功函数调节膜可以包括例如tin、tan、tic、tac、tialc及其组合中的至少一种。填充导电膜可以包括例如w或al。
50.第一栅极介电膜至第三栅极介电膜160、260和360可以分别介于第一有源图案ap1与第一栅电极至第三栅电极150、250和350之间。例如，第一栅极介电膜160可以介于第一有源图案ap1和第一栅电极150之间，第二栅极介电膜260可以介于第一有源图案ap1和第二栅电极250之间，并且第三栅极介电膜360可以介于第一有源图案ap1和第三栅电极350之间。第一栅极介电膜至第三栅极介电膜160、260和360可以沿场绝缘膜105的上表面和鳍型突起fp的上表面延伸。
51.第一栅极介电膜至第三栅极介电膜160、260和360可以包括例如氧化硅、氮氧化硅、氮化硅和/或介电常数高于氧化硅的高介电常数材料中的至少一种。高介电常数材料可以包括但不限于例如氧化铪、铪氧化硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、锆氧化硅、氧
化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物、铌酸铅锌及其组合中的至少一种。
52.尽管未示出，也可以在第一有源图案ap1与第一栅极介电膜至第三栅极介电膜160、260和360之间形成界面膜。界面膜可以包括但不限于例如氧化物。
53.第一栅极间隔物至第三栅极间隔物130、230和330可以形成在衬底100和场绝缘膜105上。第一栅极间隔物至第三栅极间隔物130、230和330可以分别沿第一栅电极至第三栅电极150、250和350的侧表面延伸。例如，第一栅极间隔物130可以沿第一栅电极150的侧表面延伸，第二栅极间隔物230可以沿第二栅电极250的侧表面延伸，并且第三栅极间隔物330可以沿第三栅电极350的侧表面延伸。
54.在一些示例实施例中，第一栅极介电膜至第三栅极介电膜160、260和360可以沿第一栅极间隔物至第三栅极间隔物130、230和330的内表面延伸。例如，第一栅极介电膜160可以介于第一栅电极150和第一栅极间隔物130之间，第二栅极介电膜260可以介于第二栅电极250和第二栅极间隔物230之间，并且第三栅极介电膜260可以介于第三栅电极350和第三栅极间隔物330之间。
55.第一栅极间隔物至第三栅极间隔物130、230和330可以包括但不限于例如氮化硅、氮氧化硅、碳氧化硅、硼氮化硅、碳氮化硅硼、碳氮氧化硅或其组合中的至少一种。
56.第一外延图案140可以形成在第一有源图案ap1中。此外，第一外延图案140可以形成在第一栅极结构至第三栅极结构g1、g2和g3中的每一个的侧表面上。在一些示例实施例中，第一外延图案140可以介于第一栅极结构至第三栅极结构g1、g2和g3之间。第一外延图案140可以通过第一栅极间隔物至第三栅极间隔物130、230和330与第一栅电极至第三栅电极150、250和350电间隔开。第一外延图案140可以用作包括第一栅极结构至第三栅极结构g1、g2和g3在内的晶体管的源极/漏极区域。
57.在一些示例实施例中，第一源极/漏极沟槽140t可以形成在第一有源图案ap1中处于第一栅极结构至第三栅极结构g1、g2和g3中的每一个的侧表面上。第一外延图案140可以形成在第一源极/漏极沟槽140t中。
58.第一外延图案140可以包括形成在衬底100上的外延层。例如，第一外延图案140可以通过外延生长方法形成。尽管未示出，但是第一外延图案140的与第一方向x1相交的截面可以具有菱形形状(或五边形或六边形形状)。然而，本发明构思不限于此，并且第一外延图案140的截面当然可以具有各种其他形状。
59.在一些示例实施例中，第一外延图案140可以是升高的源极/漏极区域。例如，如图3a所示，第一外延图案140的最上部可以从第一有源图案ap1的最上表面向上突出。
60.在一些示例实施例中，第一外延图案140可以包括顺序堆叠在衬底100上的第一外延层142和第二外延层144。第一外延层142可以例如沿第一源极/漏极沟槽140t的轮廓延伸。第二外延层144可以被形成为填充第一源极/漏极沟槽140t。第一外延层142可以用作用于生长第二外延层144的种子层。此外，第一外延层142可以防止第二外延层144在稍后要说明的形成第一半导体图案112、114和116以及第二半导体图案212、214和216的过程中被损坏。这将在图24至图38的说明中更具体地说明。
61.当形成在第一区域至第三区域i、ii和iii上的半导体器件是pmos晶体管时，第一外延图案140可以包括p型杂质或用于防止p型杂质扩散的杂质。例如，第一外延图案140可
以包括b、c、in、ga、al及其组合中的至少一种。
62.此外，当根据一些示例实施例的半导体器件是pmos晶体管时，第一外延图案140可以包括压应力材料。例如，当第一有源图案ap1是硅(si)时，第一外延图案140可以包括晶格常数大于硅(si)的材料。例如，第一外延图案140可以包括硅锗(sige)。压应力材料可以向第一有源图案pa1施加压应力，以改善沟道区中的载流子的迁移率。
63.相反，当形成在第一区域至第三区域i、ii和iii上的半导体器件是nmos晶体管时，第一外延图案140可以包括n型杂质或用于防止n型杂质扩散的杂质。例如，第一外延图案140可以包括p、sb、as及其组合中的至少一种。
64.此外，当根据一些示例实施例的半导体器件是nmos晶体管时，第一外延图案140可以包括张应力材料。例如，当第一有源图案ap1是硅(si)时，第一外延图案140可以包括晶格常数小于硅(si)的材料，例如，sic。张应力材料可以向第一有源图案ap1施加张应力，以改善沟道区中的载流子的迁移率。
65.在一些示例实施例中，第一区域至第三区域i、ii和iii可以是pmos区域。例如，第一外延图案140可以包括p型杂质。
66.在一些示例实施例中，第一外延层142和第二外延层144可以包括不同浓度的半导体材料。例如，当根据一些示例实施例的半导体器件是pmos晶体管时，第二外延层144可以包括硅锗(sige)。此时，第一外延层142的锗(ge)的浓度可以低于第二外延层144的锗(ge)的浓度。
67.层间绝缘膜180可以形成在衬底100和场绝缘膜105上。层间绝缘膜180可以被形成为填充第一栅极结构至第三栅极结构g1、g2和g3以及第一外延图案140上的空间。
68.层间绝缘膜180可以包括例如氧化硅、氮化硅、氮氧化硅和/或低介电常数材料中的至少一种。低介电常数材料可以包括但不限于例如fox(可流动氧化物)、tosz(东燃硅烷)、usg(未掺杂硅玻璃)、bsg(硼硅玻璃)、psg(磷硅玻璃)、bpsg(硼磷硅玻璃)、peteos(等离子增强四乙基原硅酸盐)、fsg(氟硅酸盐玻璃)、cdo(碳掺杂氧化硅)、干凝胶、气凝胶、无定形氟化碳、osg(有机硅酸盐玻璃)、聚对二甲苯、bcb(双-苯并环丁烯)、silk、聚酰亚胺、多孔聚合物材料及其组合中的至少一种。
69.第一有源图案ap1可以包括置于第一区域i中的第一线图案wp1、置于第二区域ii中的第二线图案wp2以及置于第三区域iii中的过渡图案tp1。
70.第一线图案wp1可以包括多个第一半导体图案112、114和116。第一半导体图案112、114和116可以顺序放置在第一区域i的衬底100上。例如，第一半导体图案112、114和116可以在第一区域i中沿与衬底100的上表面相交的第三方向z1顺序布置。第一半导体图案112、114和116可以与衬底100或鳍型突起fp间隔开。此外，第一半导体图案112、114和116可以彼此间隔开，并且分别在第一方向x1上延伸。
71.第一半导体图案112、114和116中的每一个可以穿透第一栅极结构g1。因此，如图2所示，第一栅极结构g1可以被形成为围绕第一半导体图案112、114和116的外围。第一半导体图案112、114和116可以用作包括第一栅极结构g1在内的晶体管的沟道区。
72.在一些示例实施例中，第一栅极介电膜160的一部分可以介于第一半导体图案112、114和116与第一栅极间隔物130之间。
73.第二线图案wp2可以包括多个第二半导体图案212、214和216。第二半导体图案
212、214和216可以顺序放置在第二区域ii的衬底100上。例如，第二半导体图案212、214和216可以沿第三方向z1顺序布置在第二区域ii中。第二半导体图案212、214和216可以与衬底100或鳍型突起fp间隔开。另外，第二半导体图案212、214和216可以彼此间隔开，并且分别在第一方向x1上延伸。
74.第二半导体图案212、214和216均可以穿透第二栅极结构g2。因此，如图2所示，第二栅极结构g2可以被形成为围绕第二半导体图案212、214和216的外围。第二半导体图案212、214和216可以用作包括第二栅极结构g2在内的晶体管的沟道区。
75.在一些示例实施例中，第一线图案wp1和第二线图案wp2可以置于相同水平高度。如本文所使用的，表述“置于相同水平高度”是指线图案置于距衬底100的上表面相同的高度处。例如，第一半导体图案112、114和116以及第二半导体图案212、214和216可以在第一方向x1上彼此重叠。
76.在一些示例实施例中，第一线图案wp1的第一宽度w11可以大于第二线图案wp2的第二宽度w12。这里，半导体图案的宽度是指第二方向y1上的宽度。举例来说，第一宽度w11可以为约25nm至约45nm，例如，约25nm或45nm，并且第二宽度w12可以为约10nm至约25nm，例如，约10nm或25nm。
77.在一些示例实施例中，第二栅极介电膜260的一部分可以介于第二半导体图案212、214和216与第二栅极间隔物230之间。
78.在图2和图3a中，虽然第一线图案wp1和第二线图案wp2中的每一个被示出为仅包括三个半导体图案，但这仅是示例，并且半导体图案的数量当然可以是不同的。
79.过渡图案tp1可以置于第三区域iii的衬底100上。过渡图案tp1可以介于第一线图案wp1和第二线图案wp2之间。过渡图案tp1可以从衬底100的上表面突出，并且在第一方向x1上延伸。
80.过渡图案tp1可以与第三栅极结构g3相交。过渡图案tp1整体上可以具有鳍型图案形状。在一些示例实施例中，第三栅极结构g3可以围绕过渡图案tp1的三个面。例如，如图2所示，第三栅极结构g3可以覆盖过渡图案tp1的两个侧表面和上表面。
81.过渡图案tp1的上表面的高度可以等于或高于第一半导体图案112、114和116的上表面的高度以及第二半导体图案212、214和216的上表面的高度。在一些示例实施例中，过渡图案tp1的上表面可以置于与第一线图案wp1的最上部的第一线图案116的上表面和第二线图案wp2的最上部的第二线图案216的上表面相同的平面上。如本文所使用的，术语“相同”的含义不仅包括完全相同的事物，还包括由于工艺裕度等而可能出现的微小差异。
82.在一些示例实施例中，过渡图案tp1和第一线图案wp1可以共享第一外延图案140。例如，如图3a所示，第一栅极结构g1和第三栅极结构g3之间的第一外延图案140可以连接过渡图案tp1和第一半导体图案112、114和116。
83.在一些示例实施例中，过渡图案tp1和第二线图案wp2可以共享第一外延图案140。例如，如图3a所示，第二栅极结构g2和第三栅极结构g3之间的第一外延图案140可以连接过渡图案tp1和第二半导体图案212、214和216。
84.在一些示例实施例中，从平面的角度来看，过渡图案tp1可以包括相对于第三栅极结构g3的侧表面倾斜的第一倾斜表面st1。例如，如图1所示，第一倾斜表面st1可以在与第一方向x1和第二方向y1不同的方向上延伸。作为示例，过渡图案tp1的第一倾斜表面st1可
以与第三栅极结构g3的一个侧面形成第一角度θ11，该第一角度θ11是锐角。另外，过渡图案tp1的第一倾斜表面st1可以与第三栅极结构g3的另一侧面形成第二角度θ12，该第二角度θ12是钝角。
85.虽然第一角度θ11和第二角度θ12之和可以是180
°
或约180
°
，但这仅是示例。例如，由于未对准等，第一角度θ11与第二角度θ12之和当然可以大于或小于180
°
，这取决于第三栅极结构g3所放置的位置。
86.在一些示例实施例中，过渡图案tp1的第三宽度w13可以小于第一线图案wp1的第一宽度w11，并且可以大于第二线图案wp2的第二宽度w12。这里，过渡图案tp1的宽度是指在第二方向y1上的宽度。在一些示例实施例中，过渡图案tp1的第三宽度w13可以从第一线图案wp1到第二线图案wp2逐渐减小。
87.在一些示例实施例中，过渡图案tp1可以包括交替堆叠在第三区域iii上的牺牲图案500和第三半导体图案312、314和316。
88.第三半导体图案312、314和316可以顺序放置在第三区域iii的衬底100上。例如，第三半导体图案312、314和316可以在第三区域iii中沿第三方向z1顺序布置。第三半导体图案312、314和316可以与衬底100或鳍型突起fp间隔开。此外，第三半导体图案312、314和316可以彼此间隔开，并且分别在第一方向x1上延伸。
89.在一些示例实施例中，第三半导体图案312、314和316可以置于与第一半导体图案112、114和116以及第二半导体图案212、214和216相同的水平高度。例如，第三半导体图案312、314和316可以在第一方向x1上与第一半导体图案112、114和116以及第二半导体图案212、214和216重叠。
90.牺牲图案500可以介于第三半导体图案312、314和316之间。例如，牺牲图案500可以分别介于两个第三半导体图案(例如，312和314，或314和316)之间。在一些示例实施例中，牺牲图案500中的一些牺牲图案也可以介于鳍型突起fp与第三半导体图案312、314和316之间。
91.在一些示例实施例中，牺牲图案500和第三半导体图案312、314和316在第二方向y1上可以具有彼此相同的宽度。例如，牺牲图案500和第三半导体图案312、314和316可以均具有第三宽度w13。
92.牺牲图案500和第三半导体图案312、314和316可以包括彼此不同的材料。例如，第三半导体图案312、314和316可以包括第一半导体材料，并且牺牲图案500可以包括与第一半导体材料不同的第二半导体材料。在一些示例实施例中，第一半导体材料可以包括硅(si)，并且第二半导体材料可以包括硅锗(sige)。因此，牺牲图案500可以对于第三半导体图案312、314和316具有蚀刻选择性。
93.在一些示例实施例中，第一半导体图案112、114和116、第二半导体图案212、214和216以及第三半导体图案312、314和316可以形成在相同水平高度。如本文所使用的，表述“形成在相同水平高度”是指通过相同的制造工艺形成半导体图案。例如，第一半导体图案112、114和116、第二半导体图案212、214和216以及第三半导体图案312、314和316都可以包括第一半导体材料。
94.在一些示例实施例中，第三栅极介电膜360的一部分可以介于过渡图案tp1和第三栅极间隔物330之间。
95.在一些示例实施例中，第一保护膜120可以形成在第三区域iii上。第一保护膜120可以介于过渡图案tp1和第三栅极结构g3之间。第一保护膜120可以以共形方式沿过渡图案tp1的两个侧表面和上表面延伸。例如，第一保护膜120可以以共形方式沿场绝缘膜105的上表面、牺牲图案500的侧表面以及第三半导体图案312、314和316的侧表面和上表面延伸。
96.第一保护膜120可以不形成在第一区域i和第二区域ii上。例如，第一保护膜120可以不介于第一线图案wp1和第一栅极结构g1之间，并且可以不介于第二线图案wp2和第二栅极结构g2之间。
97.第一保护膜120可以包括但不限于例如氧化硅、氮氧化硅、氮化硅和/或介电常数高于氧化硅的高介电常数材料中的至少一种。
98.在一些示例实施例中，第三栅极介电膜360的一部分可以介于第一保护膜120和第三栅极间隔物330之间。
99.在一些示例实施例中，场绝缘膜105在第三区域iii中的高度可以高于在第一区域i和第二区域ii中的高度。例如，基于衬底100的上表面，第三区域iii的场绝缘膜105的上表面的高度h13可以高于第一区域i的场绝缘膜105的上表面的高度h11和第二区域ii的场绝缘膜105的上表面的高度h12。尽管未示出，场绝缘膜105可以在第一栅极结构g1和第三栅极结构g3之间以及在第二栅极结构g2和第三栅极结构g3之间具有台阶。
100.虽然第一区域i的场绝缘膜105的上表面的高度h11被示出为仅与第二区域ii的场绝缘膜105的上表面的高度h12相同，但这仅是示例。第一区域i的场绝缘膜105的上表面的高度h11当然可以不同于第二区域ii的场绝缘膜105的上表面的高度h12。
101.参考图1、图2和图3b，在根据一些示例实施例的半导体器件中，第一栅极结构至第三栅极结构g1、g2和g3中的每一个还包括第一内部间隔物至第三内部间隔物132、232和332。
102.第一内部间隔物132可以形成在第一栅电极150的侧表面上。第一内部间隔物132可以介于第一栅电极150和第一外延图案140之间。此外，第一内部间隔物132可以介于穿透第一栅电极150的第一半导体图案112、114和116之间。
103.第二内部间隔物232可以形成在第二栅电极250的侧表面上。第二内部间隔物232可以介于第二栅电极250和第一外延图案140之间。此外，第二内部间隔物232可以介于穿透第二栅电极250的第二半导体图案212、214和216之间。
104.第三内部间隔物332可以形成在牺牲图案500的侧表面上。第三内部间隔物332可以介于牺牲图案500和第一外延图案140之间。另外，第三内部间隔物332可以介于第三半导体图案312、314和316之间。
105.虽然第一内部间隔物至第三内部间隔物132、232和332的厚度仅被示出为与第一栅极间隔物至第三栅极间隔物130、230和330的厚度相同，但这仅是示例。例如，第一内部间隔物至第三内部间隔物132、232和332的厚度当然可以分别大于或小于第一栅极间隔物至第三栅极间隔物130、230和330的厚度。
106.第一内部间隔物至第三内部间隔物132、232和332可以包括但不限于例如氮化硅、氮氧化硅、碳氧化硅、硼氮化硅、碳氮化硅硼、碳氮氧化硅及其组合中的至少一种。第一内部间隔物至第三内部间隔物132、232和332可以包括与第一栅极间隔物至第三栅极间隔物130、230和330的材料相同或不同的材料。
107.在一些示例实施例中，第一区域至第三区域i、ii和iii可以是nmos区域。例如，第一外延图案140可以包括n型杂质。图4和图5是用于说明根据一些示例实施例的半导体器件的各种截面图。为了便于说明，将简要说明或省略上面使用图1至图3b说明的内容的重复部分。作为参考，图4是沿图1中的a1-a1、b1-b1、c1-c1截取的截面图，并且图5是沿图1中的d1-d1截取的截面图。
108.参考图1和图4，根据一些示例实施例的半导体器件不包括第一保护膜120。
109.例如，第一保护膜120可以不介于过渡图案tp1和第三栅极结构g3之间。
110.参考图1和图5，根据一些示例实施例的半导体器件还包括源极/漏极接触部190。
111.源极/漏极接触部190可以被形成为电连接到第一外延图案140。例如，源极/漏极接触部190可以穿透层间绝缘膜180并连接到第一外延图案140。源极/漏极接触部190可以包括但不限于例如钨(w)、铝(al)、铜(cu)等。
112.虽然源极/漏极接触部190仅被示出为单个膜，但这仅是示例，源极/漏极接触部190当然可以由多个导电材料的堆叠形成。例如，源极/漏极接触部190可以包括与第一外延图案140接触的硅化物膜，以及包括形成在硅化物膜上并穿透层间绝缘膜180的穿透导电膜。硅化物膜可以包括例如铂(pt)、镍(ni)、钴(co)等。穿透导电膜可以包括例如钛(ti)、氮化钛(tin)、钨(w)、铝(al)、铜(cu)等。
113.在一些示例实施例中，还可以形成蚀刻阻挡膜185，蚀刻阻挡膜185沿第一栅极间隔物至第三栅极间隔物130、230和330的侧表面以及第一外延图案140的外周面(例如，上表面)延伸。源极/漏极接触部190可以穿透层间绝缘膜180和蚀刻阻挡膜185并连接到第一外延图案140。蚀刻阻挡膜185可以包括但不限于例如氮化硅。
114.图6和图7是用于说明根据一些示例实施例的半导体器件的各种布局图。为了便于说明，将简要说明或省略上面使用图1至图3b说明的内容的重复部分。
115.参考图6，在根据一些示例实施例的半导体器件中，过渡图案tp1还包括第二倾斜表面st2。
116.第二倾斜表面st2可以是过渡图案tp1的与第一倾斜表面st1相对的侧面。从平面的角度来看，第二倾斜表面st2可以相对于第三栅极结构g3的侧面倾斜。例如，第二倾斜表面st2可以在与第一方向x1和第二方向y1不同的方向上延伸。作为示例，过渡图案tp1的第二倾斜表面st2可以与第三栅极结构g3的一侧形成第三角度θ21，该第三角度θ21是锐角。另外，过渡图案tp1的第二倾斜表面st2可以与第三栅极结构g3的另一侧面形成第四角度θ22，该第四角度θ22是钝角。
117.虽然第三角度θ21和第四角度θ22之和可以是180
°
或约180
°
，但这仅是示例。例如，由于未对准等，第三角度θ21和第四角度θ22之和当然可以大于或小于180
°
，这取决于第三栅极结构g3所放置的位置。
118.在一些示例实施例中，过渡图案tp1的第三宽度w13可以从第一线图案wp1到第二线图案wp2逐渐减小。
119.参考图7，在根据一些示例实施例的半导体器件中，第二倾斜表面st2与第三栅极结构g3的一个侧面形成钝角，并且与第三栅极结构g3的另一侧面形成锐角。
120.例如，第三角度θ21可以是钝角，而第四角度θ22可以是锐角。在一些示例实施例中，第一倾斜面st1和第二倾斜面st2可以彼此平行。
121.在一些示例实施例中，第一线图案wp1的第一宽度w11可以与第二线图案wp2的第二宽度w12相同。
122.在一些示例实施例中，过渡图案tp1的第三宽度w13可以与第一线图案wp1的第一宽度w11和第二线图案wp2的第二宽度w12相同。在一些示例实施例中，过渡图案tp1的第三宽度w13从第一线图案wp1到第二线图案wp2可以是恒定的。
123.图8是用于说明根据一些示例实施例的半导体器件的布局图。图9是沿图8的a1-a1、b1-b1、c1-c1和e1-e1截取的截面图。图10是沿图8的d1-d1和f1-f1截取的截面图。为了便于说明，将简要说明或省略上面使用图1至图7说明的内容的重复部分。
124.参考图8至图10，在根据一些示例实施例的半导体器件中，衬底100还包括第四区域iv。
125.第四区域iv可以是与第一区域至第三区域i、ii和iii间隔开的区域。第一区域至第三区域i、ii和iii以及第四区域iv中的每一个可以是例如逻辑区域、sram区域和输入/输出i/o区域中的一个。第一区域至第三区域i、ii和iii以及第四区域iv可以是彼此具有相同功能的区域，或者可以是彼此具有不同功能的区域。作为示例，虽然第一区域至第三区域i、ii和iii可以是sram区域并且第四区域iv可以是输入/输出区域，但是示例实施例不限于此。
126.第二有源图案ap2可以形成在衬底100的第四区域iv上。第二有源图案ap2可以在与衬底100的上表面平行的第四方向x2上延伸。虽然第四方向x2仅被示出为与第一方向x1相同，但这仅是示例，并且第四方向x2当然可以与第一方向x1不同。第二有源图案ap2可以从衬底100的上表面突出，并且在第四方向x2上延伸。第二有源图案ap2可以是通过蚀刻衬底100的一部分而形成的，或者可以是从衬底100生长的外延层。第二有源图案ap2可以与将在下面说明的第四栅极结构g4相交。第二有源图案ap2可以用作包括第四栅极结构g4在内的晶体管的沟道区。
127.第二有源图案ap2可以是通过蚀刻衬底100的一部分而形成的，或者可以是从衬底100生长的外延层。
128.虽然第二有源图案ap2的第四宽度w14仅被示出为小于第一线图案wp1的第一宽度w11并且大于第二线图案wp2的第二宽度w12，但这仅是示例。这里，第二有源图案ap2的宽度是指在第五方向y2上的宽度。
129.第四栅极结构g4可以形成在第二有源图案ap2和场绝缘膜105上。第四栅极结构g4可以与第二有源图案ap2相交。例如，第四栅极结构g4可以在平行于衬底100的上表面并与第四方向x2相交的第五方向y2上延伸。
130.第四栅极结构g4可以包括第四栅电极450、第四栅极介电膜460和第四栅极间隔物430。由于第四栅电极450、第四栅极介电膜460和第四栅极间隔物430中的每一个可以类似于第一栅电极至第三栅电极150、250和350、第一栅极介电膜至第三栅极介电膜160、260和360以及第一栅极间隔物至第三栅极间隔物130、230和330，下面将不提供其详细说明。
131.在一些示例实施例中，第四栅极介电膜460可以形成在与第一保护膜120相同的水平高度。例如，第四栅极介电膜460可以具有与第一保护膜120相同的材料成分。
132.在一些示例实施例中，第四栅极介电膜460可以不沿第四栅极间隔物430的内表面延伸。
133.在一些示例实施例中，第四栅电极450的一部分可以介于第四栅极介电膜460和第四栅极间隔物430之间。
134.第二外延图案440可以形成在衬底100的第四区域iv上。第二外延图案440可以形成在第二有源图案ap2中。另外，第二外延图案440可以形成在第四栅极结构g4的侧面上。第二外延图案440可以通过第四栅极间隔物430与第四栅电极450电间隔开。第二外延图案440可以用作包括第四栅极结构g4在内的晶体管的源极/漏极区域。
135.在一些示例实施例中，第二源极/漏极沟槽440t可以形成在第二有源图案ap2中处于第四栅极结构g4的侧面上。第二外延图案440可以形成在第二源极/漏极沟槽440t中。
136.在一些示例实施例中，第二外延图案440可以包括顺序堆叠在衬底100上的第三外延层442和第四外延层444。第三外延层442可以例如沿第二源极/漏极沟槽440t的轮廓延伸。第四外延层444可以被形成为填充第二源极/漏极沟槽440t。第三外延层442可以用作用于生长第四外延层444的种子层。
137.当形成在第四区域iv上的半导体器件是pmos晶体管时，第二外延图案440可以包括p型杂质或用于防止p型杂质扩散的杂质。当形成在第四区域iv上的半导体器件是nmos晶体管时，第二外延图案440可以包括n型杂质或用于防止n型杂质扩散的杂质。
138.在一些示例实施例中，场绝缘膜105在第四区域iv中的高度可以高于在第一区域i和第二区域ii中的高度。例如，基于衬底100的上表面，第四区域iv的场绝缘膜105的上表面的高度h14可以高于第一区域i的场绝缘膜105的上表面的高度h11和第二区域ii的场绝缘膜105的上表面的高度h12。在一些示例实施例中，基于衬底100的上表面，第四区域iv的场绝缘膜105的上表面的高度h14可以与第三区域iii的场绝缘膜105的上表面的高度h13相同。
139.在一些示例实施例中，第二有源图案ap2可以具有整体鳍型图案形状。在一些示例实施例中，第四栅极结构g4可以围绕第二有源图案ap2的三个面。例如，如图9所示，第四栅极结构g4可以覆盖第二有源图案ap2的两个侧表面和上表面。
140.虽然第二有源图案ap2的上表面的高度仅被示出为与过渡图案tp1的上表面的高度相同，但这仅是示例。例如，第二有源图案ap2的上表面可以不置于与过渡图案tp1的上表面相同的平面上。
141.图11是用于说明根据一些示例实施例的半导体器件的布局图。图12是沿图11的a2-a2、b2-b2和c2-c2截取的截面图。图13是沿图11的d2-d2截取的截面图。为了便于说明，将简要说明或省略上面使用图1至图10说明的内容的重复部分。
142.参考图11至图13，在根据一些示例实施例的半导体器件中，过渡图案tp1是单个材料层。
143.例如，过渡图案tp1可以是从衬底100的上表面突出并且在第一方向x1上延伸的单个材料层。过渡图案tp1可以是具有整体鳍型图案形状的单个材料层。在一些示例实施例中，第三栅极结构g3可以围绕作为单个材料层的过渡图案tp1的三个侧面。
144.过渡图案tp1可以包括与牺牲图案(例如，图1至图3a中的500)不同的材料。例如，过渡图案tp1可以包括第三半导体材料，并且牺牲图案500可以包括与第三半导体材料不同的第二半导体材料。在一些示例实施例中，第三半导体材料可以包括硅(si)，并且第二半导体材料可以包括硅锗(sige)。因此，牺牲图案500可以对于过渡图案tp1具有蚀刻选择性。
145.在一些示例实施例中，过渡图案tp1可以包括第一基底和第一鳍。过渡图案tp1的第一基底可以掩埋在衬底100中。例如，过渡沟槽100h可以形成在衬底100中。过渡图案tp1的第一基底可以填充过渡沟槽100h。因此，过渡图案tp1的下表面可以被形成为低于衬底100的上表面。例如，过渡图案tp1的下表面可以形成在从衬底100的上表面向下的第一深度d11处。过渡图案tp1的第一鳍可以从第一基底的上表面突出，并且沿第一方向x1延伸。
146.在一些示例实施例中，过渡图案tp1的宽度可以大于第三栅极结构g3的宽度。这里，过渡图案tp1的宽度是指在第一方向x1上的宽度。例如，如图11和图13所示，掩埋在衬底100中的过渡图案tp1在第一方向x1上的宽度可以大于第三栅极结构g3在第一方向x1上的宽度。
147.在一些示例实施例中，过渡沟槽100h在第二方向y1上的宽度可以大于过渡图案tp1的第三宽度w13。这里，过渡沟槽100h的宽度是指在第二方向y1上的宽度。例如，如图12所示，掩埋在衬底100中的过渡图案tp1在第二方向y1上的宽度可以大于从场绝缘膜105突出的过渡图案tp1在第二方向y1上的宽度(例如，第三宽度w13)。
148.图14至图17是用于说明根据一些示例实施例的半导体器件的各种截面图。为了便于说明，将简要说明或省略上面使用图1至图13说明的内容的重复部分。作为参考，图14和图16是沿图11中的a2-a2、b2-b2和c2-c2截取的其他截面图，并且图15和图17是沿图11中的d2-d2截取的其他截面图。
149.参考图11和图14，在根据一些示例实施例的半导体器件中，过渡图案tp1的下表面被形成为高于衬底100的上表面。
150.例如，过渡图案tp1的下表面可以形成在从衬底100的上表面向上的第二深度d12处。虽然过渡图案tp1的下表面仅被示出为形成为低于场绝缘膜105的上表面，但这仅是示例。例如，过渡图案tp1的下表面当然可以置于与场绝缘膜105的上表面相同的平面上或高于场绝缘膜105的上表面的平面上。
151.参考图11和图15，根据一些示例实施例的半导体器件还包括源极/漏极接触部190。由于源极/漏极接触部190与上面使用图5说明的源极/漏极接触部类似，因此下面将不提供详细说明。
152.在一些示例实施例中，还可以形成蚀刻阻挡膜185。由于蚀刻阻挡膜185与上面使用图5说明的蚀刻阻挡膜类似，因此下面将不提供其详细说明。
153.参考图11和图17，根据一些示例实施例的半导体器件还包括第一保护膜120。由于第一保护膜120与上面使用图1至图3b说明的第一保护膜类似，因此下面将不提供其详细说明。
154.在一些示例实施例中，场绝缘膜105在第三区域iii中的高度可以高于在第一区域i和第二区域ii中的高度。例如，基于衬底100的上表面，第三区域iii的场绝缘膜105的上表面的高度h13可以高于第一区域i的场绝缘膜105的上表面的高度h11和第二区域ii的场绝缘膜105的上表面的高度h12。尽管未示出，场绝缘膜105可以在第一栅极结构g1和第三栅极结构g3之间以及在第二栅极结构g2和第三栅极结构g3之间具有台阶。
155.图18和图19是用于说明根据一些示例实施例的半导体器件的各种布局图。为了便于说明，将简要说明或省略上面使用图11至图13说明的内容的重复部分。
156.参考图18，在根据一些示例实施例的半导体器件中，过渡图案tp1还包括第二倾斜
表面st2。由于第二倾斜表面st2与上面使用图6说明的第二倾斜表面类似，因此下面将不提供其详细说明。
157.参见图19，第二倾斜表面st2与第三栅极结构g3的一个侧面形成钝角，并且与第三栅极结构g3的另一侧面形成锐角。由于第二倾斜表面st2与上面使用图7说明的第二倾斜表面类似，因此下面将不提供其详细说明。
158.图20是用于说明根据一些示例实施例的半导体器件的布局图。图21是沿图20的a2-a2、b2-b2、c2-c2和e2-e2截取的截面图。图22是沿图20的d2-d2和f2-f2截取的截面图。为了便于说明，将简要说明或省略上面使用图1至图19说明的内容的重复部分。
159.参考图20至图22，在根据一些示例实施例的半导体器件中，衬底100还包括第四区域iv。由于第四区域iv与上面使用图8至图10说明的第四区域类似，因此下面将不提供其详细说明。
160.第二有源图案ap2、第四栅极结构g4和第二外延图案440可以形成在衬底100的第四区域iv上。由于第二有源图案ap2、第四栅极结构g4和第二外延图案440与上面使用图8至图10说明的那些类似，因此下面将不提供其详细说明。
161.在一些示例实施例中，第二有源图案ap2可以是从衬底100的上表面突出并且在第四方向x2上延伸的单个材料层。第二有源图案ap2可以是具有整体鳍型图案形状的单个材料层。在一些示例实施例中，第四栅极结构g4可以围绕作为单个材料层的第二有源图案ap2的三个侧面。
162.在一些示例实施例中，第二有源图案ap2可以形成在与过渡图案tp1相同的水平高度。例如，过渡图案tp1和第二有源图案ap2都可以包括第三半导体材料。
163.在一些示例实施例中，第二有源图案ap2可以包括第二基底和第二鳍。第二有源图案ap2的第二基底可以覆盖衬底100的上表面。例如，第二有源图案ap2的第二基底可以介于衬底100和场绝缘膜105之间。第二有源图案ap2的第二鳍可以从第二基底的上表面突出，并且沿第四方向x2延伸。
164.在一些示例实施例中，第二有源图案ap2的下表面可以形成在从第一区域至第三区域i、ii和iii的上表面向下的第三深度d21处。在一些示例实施例中，过渡图案tp1的第一深度d11可以与第二有源图案ap2的第三深度d21相同。
165.为了制造包括线图案的半导体器件，可以使用有源膜(例如，将在后面说明的图25的512、514和516)和对于有源膜具有蚀刻选择性的牺牲膜(例如，将在后面说明的图25的502)。例如，可以使用对于包括硅(si)的有源膜具有蚀刻选择性的包括硅锗(sige)的牺牲膜。然而，当要制造的半导体器件为pmos晶体管时，外延图案(例如，第一外延图案140)也可以包括硅锗(sige)。因此，在去除牺牲膜的过程中可能会损坏外延图案，这引起半导体器件的性能、可靠性和良品率(yield)下降。
166.为了防止或减少这个问题，第一外延图案140可以包括保护外延层(例如，第一外延层142)。然而，即使在这样的情况下，在一些区域(例如，有源膜相对于栅极结构的侧面倾斜的区域(例如，第三区域iii))中，存在保护外延层的厚度变薄或未形成保护外延层的问题。
167.然而，根据一些示例实施例的半导体器件可以包括过渡图案tp1以防止或减少对第一外延图案140的损坏。作为示例，由于介于第三半导体图案312、314和316之间的牺牲图
案500保留在过渡图案tp1中，因此即使在去除第一区域i和第二区域ii的牺牲图案500的过程中也可以防止对与过渡图案tp1相邻的第一外延图案140的损坏。作为另一示例，由于过渡图案tp1包括具有与牺牲图案500不同的蚀刻选择性的单个材料层，因此即使在去除第一区域i和第二区域ii的牺牲图案500的过程中也可以防止对与过渡图案tp1相邻的第一外延图案140的损坏。
168.因此，即使过渡图案tp1具有相对于第三栅极结构g3的侧面倾斜的第一倾斜表面st1，由于防止了对与过渡图案tp1相邻的第一外延图案140的损坏，可以提供具有改善的性能、可靠性和良品率的半导体器件。
169.图23是用于说明根据一些示例实施例的半导体器件的布局图。为了便于说明，将简要说明或省略上面使用图1至图22说明的内容的重复部分。
170.参考图23，在根据一些示例实施例的半导体器件中，从平面的角度来看，过渡图案tp1的两个侧表面与第三栅极结构g3正交。
171.例如，过渡图案tp1的两个侧表面可以在第一方向x1上延伸。
172.在一些示例实施例中，第一线图案wp1的第一宽度w11、第二线图案wp2的第二宽度w12和过渡图案tp1的第三宽度w13可以彼此相同。
173.根据一些示例实施例的半导体器件可以包括第一有源图案ap1，其中，线图案(例如，第一线图案wp1和第二线图案wp2)和鳍型图案(例如，过渡图案tp1)被混合在窄区域(例如，第二栅极间距2cpp(2接触多晶间距(2contacted poly pitch)))中。这使得可以提供具有改善的设计多样性的半导体器件。
174.在下文中，将参考图8至图10以及图24至图38说明根据一些示例实施例的制造半导体器件的方法。
175.图24至图38是用于说明根据一些示例实施例的用于制造半导体器件的方法的中间步骤图。为了便于说明，将简要说明或省略上面使用图1至图23说明的内容的重复部分。
176.参考图24至图26，第一有源图案ap1和第二有源图案ap2可以形成在衬底100上。
177.第一有源图案ap1可以形成在第一区域至第三区域i、ii和iii的衬底100上。第一有源图案ap1可以从衬底100的上表面突出，并且在第一方向x1上延伸。
178.第一有源图案ap1可以包括顺序交替堆叠在衬底100上的牺牲膜502和有源膜512、514和516。牺牲膜502可以对于有源膜512、514和516具有蚀刻选择性。例如，有源膜512、514和516可以包括第一半导体材料，并且牺牲膜502可以包括与第一半导体材料不同的第二半导体材料。在一些示例实施例中，第一半导体材料可以包括硅(si)，并且第二半导体材料可以包括硅锗(sige)。
179.第二有源图案ap2可以形成在第四区域iv的衬底100上。第二有源图案ap2可以从衬底100的上表面突出，并且在第四方向x2上延伸。第二有源图案ap2可以是通过蚀刻衬底100的一部分而形成的，或者可以是从衬底100生长的外延层。
180.随后，场绝缘膜105形成在衬底100上。场绝缘膜105可以被形成为覆盖第一有源图案ap1的侧表面的一部分和第二有源图案ap2的侧表面的一部分。
181.随后，在第一有源图案ap1、第二有源图案ap2和场绝缘膜105上顺序形成第一保护膜120和第二保护膜122。第一保护膜120和第二保护膜122可以以共形方式沿场绝缘膜105的上表面、第一有源图案ap1的侧表面和上表面、以及第二有源图案ap2的侧表面和上表面
形成。
182.第一保护膜120可以包括但不限于例如氧化硅、氮氧化硅、氮化硅和/或介电常数高于氧化硅的高介电常数材料中的至少一种。
183.第二保护膜122可以在后续工艺步骤中保护第一保护膜120。第二保护膜122可以包括但不限于例如氧化硅。
184.参考图27至图29，形成第一虚设栅极结构至第三虚设栅极结构dg1、dg2和dg3、第四虚设栅极结构dg4、第一外延图案140、第二外延图案440和层间绝缘膜180。
185.第一虚设栅极结构至第三虚设栅极结构dg1、dg2和dg3可以形成在第一区域至第三区域i、ii和iii的衬底100和场绝缘膜105上。第一虚设栅极结构至第三虚设栅极结构dg1、dg2和dg3彼此间隔开，并且可以与第一有源图案ap1相交。在一些示例实施例中，第一虚设栅极结构dg1可以置于第一区域i上，第二虚设栅极结构dg2可以置于第二区域ii上，并且第三虚设栅极结构dg3可以置于第三区域iii上。
186.第四虚设栅极结构dg4可以形成在第四区域iv的衬底100上。第四虚设栅极结构dg4可以与第二有源图案ap2相交。
187.随后，使用第一虚设栅极结构至第三虚设栅极结构dg1、dg2和dg3以及第四虚设栅极结构dg4对第一有源图案ap1和第二有源图案ap2进行图案化。
188.因此，可以形成包括第一线图案wp1、第二线图案wp2和过渡图案tp1的第一有源图案ap1。第一线图案wp1可以包括交替堆叠的牺牲图案500和第一半导体图案112、114和116。第二线图案wp2可以包括交替堆叠的牺牲图案500和第二半导体图案212、214和216。过渡图案tp1可以包括交替堆叠的牺牲图案500和第三半导体图案312、314和316。
189.随后，第一外延图案140形成在图案化的第一有源图案ap1中。因此，第一外延图案140可以形成在第一栅极结构至第三栅极结构g1、g2和g3中的每一个的侧表面上。另外，第二外延图案440形成在图案化的第二有源图案ap2中。因此，第二外延图案440可以形成在第四栅极结构g4的侧表面上。
190.随后，层间绝缘膜180形成在衬底100和场绝缘膜105上。层间绝缘膜180可以被形成为填充第一虚设栅极结构至第三虚设栅极结构dg1、dg2和dg3、第四虚设栅极结构dg4、第一外延图案140和第二外延图案440上的空间。
191.参考图30和图31，去除第一虚设栅极结构至第三虚设栅极结构dg1、dg2和dg3以及第四虚设栅极结构dg4。
192.因此，第二保护膜122可以从由第一栅极间隔物至第三栅极间隔物130、230和330限定的沟槽暴露。
193.参考图32，第二区域ii的第二线图案wp2被暴露。
194.例如，可以形成覆盖第一区域i、第三区域iii和第四区域iv并暴露第二区域ii的第一掩模图案600。第一掩模图案600可以包括但不限于例如光刻胶。随后，可以通过利用第一掩模图案600来去除第二区域ii的第一保护膜120和第二保护膜122。因此，可以暴露第二区域ii的牺牲图案500和第二半导体图案212、214和216。
195.参考图33，选择性地去除第二区域ii的牺牲图案500。
196.如上所述，由于牺牲图案500可以对于第二半导体图案212、214和216具有蚀刻选择性，所以可以选择性地去除牺牲图案500。因此，可以形成在第二区域ii中彼此分离并且
在第一方向x1上延伸的第二半导体图案212、214和216。在去除第二区域ii的牺牲图案500之后，可以去除第一掩模图案600。
197.在根据一些示例实施例的制造半导体器件的方法中，可以在去除第二区域ii的牺牲图案500的同时保护过渡图案tp1的牺牲图案500。因此，即使过渡图案tp1包括第一倾斜表面st1，由于防止了对与过渡图案tp1相邻的第一外延图案140的损坏，可以提供具有改善的性能、可靠性和良品率的半导体器件。
198.参考图34，第三保护膜124可以形成在第二区域ii上。
199.第三保护膜124可以以共形方式沿场绝缘膜105的上表面和第二半导体图案212、214和216的外围形成。
200.第三保护膜124可以在后续工艺中保护第二半导体图案212、214和216。第三保护膜124可以包括但不限于例如氧化硅。
201.在一些示例实施例中，第三保护膜124可以形成在第一区域至第四区域i、ii、iii和iv上。例如，第三保护膜124可以形成在第二保护膜122上。
202.参考图35，第一区域i的第一线图案wp1被暴露。
203.例如，可以形成覆盖第二区域ii、第三区域iii和第四区域iv并且暴露第一区域i的第二掩模图案610。第二掩模图案610可以包括但不限于例如光刻胶。随后，可以使用第二掩模图案610来去除第一区域i的第一保护膜120、第二保护膜122和第三保护膜124。因此，可以暴露第一区域i的牺牲图案500和第一半导体图案112、114和116。
204.参考图36，选择性地去除第一区域i的牺牲图案500。
205.如上所述，由于牺牲图案500可以对于第一半导体图案112、114和116具有蚀刻选择性，所以可以选择性地去除牺牲图案500。因此，可以形成在第一区域i中彼此分离并且在第一方向x1上延伸的第一半导体图案112、114和116。在去除第一区域i的牺牲图案500之后，可以去除第二掩模图案610。
206.在根据一些示例实施例的制造半导体器件的方法中，可以在去除第一区域i的牺牲图案500的同时保护过渡图案tp1的牺牲图案500。因此，即使过渡图案tp1具有第一倾斜表面st1，由于防止了对与过渡图案tp1相邻的第一外延图案140的损坏，可以提供具有改善的性能、可靠性和良品率的半导体器件。
207.参考图37和图38，去除第二保护膜122和第三保护膜124。
208.因此，可以暴露第一线图案wp1和第二线图案wp2。
209.在一些示例实施例中，可以不去除第一保护膜120。例如，第一保护膜120可以以共形方式沿过渡图案tp1的两个侧表面和上表面以及第二有源图案ap2的两个侧表面和上表面延伸。然而，本发明构思不限于此，并且可以将第一保护膜120与第二保护膜122和第三保护膜124一起去除。
210.在一些示例实施例中，第二有源图案ap2上的第一保护膜120可以形成第四栅极介电膜460。
211.随后，参考图8至图10，形成第一栅极结构至第三栅极结构g1、g2和g3以及第四栅极结构g4。
212.第一栅极结构至第三栅极结构g1、g2和g3可以形成在第一区域至第三区域i、ii和iii的衬底100上，并且第四栅极结构g4可以形成在第四区域iv的衬底100上。例如，第一栅
极结构至第三栅极结构g1、g2和g3可以替代第一虚设栅极结构至第三虚设栅极结构dg1、dg2和dg3，并且第四栅极结构g4可以替代第四虚设栅极结构dg4。
213.在下文中，将参考图20至图22以及图39至图46说明根据一些示例实施例的制造半导体器件的方法。
214.图39至图46是用于说明根据一些示例实施例的用于制造半导体器件的方法的中间步骤图。为了便于说明，将简要说明或省略上面使用图1至图38说明的内容的重复部分。
215.参考图39和图40，交替堆叠的牺牲膜502和有源膜512、514和516形成在衬底100上。
216.牺牲膜502和有源膜512、514和516可以形成在第一区域至第四区域i、ii、iii和iv之上。牺牲膜502可以对于有源膜512、514和516具有蚀刻选择性。例如，有源膜512、514和516可以包括第一半导体材料，并且牺牲膜502可以包括与第一半导体材料不同的第二半导体材料。在一些示例实施例中，第一半导体材料可以包括硅(si)，并且第二半导体材料可以包括硅锗(sige)。
217.参考图41和图42，过渡沟槽100h形成在第三区域iii中。
218.过渡沟槽100h可以形成在第三区域iii的牺牲膜502和有源膜512、514和516中。在一些示例实施例中，过渡沟槽100h在第一方向x1上的宽度可以被形成为大于在后续工艺步骤中形成的第三栅极结构g3的宽度。在一些示例实施例中，过渡沟槽100h在第二方向y1上的宽度可以被形成为大于在后续工艺步骤中形成的过渡图案tp1的宽度(例如，第三宽度w13)。在一些示例实施例中，过渡沟槽100h的下表面可以被形成为低于衬底100的上表面。
219.在一些示例实施例中，过渡沟槽100h可以与第四区域iv的凹陷工艺一起执行。可以通过凹陷工艺来去除第四区域iv的牺牲膜502和有源膜512、514和516。
220.在一些示例实施例中，衬底100的上表面可以通过凹陷工艺降低。例如，第四区域iv的衬底100的上表面可以置于与过渡沟槽100h的下表面相同的平面上。
221.参考图43和图44，第一半导体膜101形成在过渡沟槽100h中。
222.第一半导体膜101可以是单个材料层。例如，第一半导体膜101可以是填充过渡沟槽100h的单个材料层。在一些示例实施例中，第一半导体膜101可以通过外延生长方法从第三区域iii的衬底100、牺牲膜502以及有源膜512、514和516形成。
223.第一半导体膜101可以包括与牺牲膜502不同的材料。例如，第一半导体膜101可以包括第三半导体材料，并且牺牲膜502可以包括与第三半导体材料不同的第二半导体材料。在一些示例实施例中，第三半导体材料可以包括硅(si)，并且第二半导体材料可以包括硅锗(sige)。因此，牺牲图案500可以对于过渡图案tp1具有蚀刻选择性。
224.在一些示例实施例中，第一半导体膜101可以与第二半导体膜102一起形成。第二半导体膜102可以是单个材料层。例如，第二半导体膜102可以是形成在第四区域iv的衬底100上的单个材料层。在一些示例实施例中，第二半导体膜102可以通过外延生长方法从第四区域iv的衬底100形成。第二半导体膜102可以包括例如第三半导体材料。
225.随后，参考图20至图22，对牺牲膜502、有源膜512、514和516、第一半导体膜101和第二半导体膜102进行图案化。
226.因此，包括第一线图案wp1、第二线图案wp2和过渡图案tp1的第一有源图案ap1可以形成在第一区域至第三区域i、ii和iii上。另外，过渡图案tp1可以是单个材料层。例如，
过渡图案tp1可以包括第三半导体材料。
227.另外，第二有源图案ap2可以形成在第四区域iv上。第二有源图案ap2可以是单个材料层。例如，第二有源图案ap2可以包括第三半导体材料。
228.随后，形成第一栅极结构至第三栅极结构g1、g2和g3、第四栅极结构g4、第一外延图案140、第二外延图案440和层间绝缘膜180。由于第一栅极结构至第三栅极结构g1、g2和g3、第四栅极结构g4、第一外延图案140、第二外延图案440和层间绝缘膜180的形成与以上使用图8至图10和图24至图38说明的内容类似，因此下面将不提供其详细说明。
229.在根据一些示例实施例的制造半导体器件的方法中，由于过渡图案tp1包括具有与牺牲图案500不同的蚀刻选择性的单个材料层，因此，在去除第一区域i和第二区域ii的牺牲图案500的同时，可以保护过渡图案tp1。因此，即使过渡图案tp1具有第一倾斜表面st1，由于防止了对与过渡图案tp1相邻的第一外延图案140的损坏，可以提供具有改善的性能、可靠性和良品率的半导体器件。
230.当在本说明书中与数值相结合地使用术语“约”或“实质上”时，旨在相关联的数值包括在所述数值附近的制造或操作公差(例如，
±
10％)。此外，当词语“一般地”和“实质上”与几何形状结合使用时，旨在不要求几何形状的精度，但是该形状的宽容度在本公开的范围内。此外，无论数值或形状是否被修改为“约”或“实质上”，应当理解的是，这些值和形状应被解释为包括在所述数值或形状附近的制造或操作公差(例如，
±
10％)。
231.在总结详细描述时，本领域技术人员将理解，可以在实质上不脱离本公开的原理的情况下，对优选实施例进行许多变化和修改。因此，所公开的本公开的优选实施例仅用于一般性和描述性意义，而不是出于限制的目的。