半导体装置及其形成方法与流程

1.本发明通常涉及半导体装置，尤指金属氧化物半导体场效应晶体管装置及其形成方法。


背景技术：

2.金属氧化物半导体场效应晶体管(mosfet)装置已广泛应用于各种应用，如智能手机等电信装置的功率放大器和射频(rf)开关。理想的mos装置为击穿电压尽可能高并且开关速度快，同时保持导通电阻尽可能低。然而，用于实现这些参数的处理技术通常相互矛盾，因此呈现出关键的权衡情况，因为这与mos装置的最终性能有关。例如，可以通过降低漂移阱(drift well)中的掺杂水平来增加装置的击穿电压，但是漂移阱中掺杂水平的这种降低会增加装置的导通电阻。因此，装置设计的关键是在不增加导通电阻的情况下提高击穿电压，或者在不降低装置的击穿电压的情况下降低导通电阻。
3.希望提供一种具有高击穿电压、高切换速度和低导通电阻的mosfet装置及其形成方法。


技术实现要素：

4.实施例通常涉及半导体装置及其形成方法。根据各种实施例，半导体装置可包括具有源极区域和漏极区域的基板，以及设置在该基板上方且位于该源极区域和该漏极区域之间的栅极。第一层间介电(interlevel dielectric；ild)层可至少部分地设置在该基板和该栅极上方。导电场板(conductive field plate)可设置在第一ild层上。至少一个漏极触点(drain contact)可延伸穿过该漏极区域上方的该第一ild层并可耦合该导电场板。漏极捕获(drain captive)结构可设置在该第一ild层中且邻近该漏极区域，该漏极捕获结构具有包含气隙(air gap)的沟槽，其中，该漏极捕获结构与该栅极的侧壁横向隔开。
5.根据各种实施例，提供了一种形成半导体装置的方法。该方法可包括提供具有源极区域和漏极区域的基板，设置在该基板上方并位于该源极区域和该漏极区域之间的栅极，以及至少部分地设置在该基板和该栅极上方的第一层间介电(ild)层。延伸穿过该第一ild层的至少一个漏极触点可形成在该漏极区域上方。该方法还可包括在该第一ild层上形成导电场板，以及在该第一ild层中形成与该漏极区域相邻的漏极捕获结构，该漏极捕获结构具有包括气隙的沟槽。该漏极捕获结构可与该栅极的侧壁横向隔开。
6.通过参考以下描述和附图，本文公开的实施例的这些和其它优点和特征将变得显而易见。此外，应当理解，本文描述的各种实施例的特征不是相互排斥的，并且可以以各种组合和排列形式存在。
附图说明
7.在附图中，类似的参考字符通常指的是贯穿不同视图的相同部分。此外，附图不必按比例绘制，而是通常将重点放在说明本发明的原理上。在下面的描述中，参照以下内容描
述本发明的各种实施例：
8.图1a为装置的一实施例的横截面图；
9.图1b为该装置的一实施例的俯视图；
10.图1c为该装置的另一实施例的横截面图；
11.图1d示出了在漏极捕获结构中具有气隙的该装置的示例性sem图像；以及
12.图2a至图2d示出了用于形成装置的步骤的一实施例的横截面图。
13.符号说明
14.100
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半导体装置
15.105
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基板
16.107
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装置阱
17.113
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漏极区域
18.115
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源极区域
19.117
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第二源极区域
20.122
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栅极
21.122a
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第一侧壁
22.122b
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第二侧壁
23.124
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第二栅极
24.124a
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第一侧壁
25.124b
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第二侧壁
26.1401ꢀꢀ
主体阱
27.1402ꢀꢀ
第二主体阱
28.145
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阱连接
29.147
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第二阱连接
30.150
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漂移阱
31.160
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第一层间介电(ild)层
32.1601ꢀꢀ
硅化物阻挡层
33.1602ꢀꢀ
硅化物阻挡层
34.161
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蚀刻停止层
35.162
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漏极触点
36.164
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主体触点
37.166
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主体触点
38.177
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导电场板
39.177a
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第一板部分
40.177b
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第二板部分
41.179
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板开口
42.180
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漏极捕获结构
43.182
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沟槽
44.183
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气隙
45.184
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第一环形屏障
46.186
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第二环形屏障
47.190
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有源区域
48.192
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第二层间介电(ild)层
49.197
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介电部分
50.210
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图案化掩模。
具体实施方式
51.以下详细描述参考附图，附图以图解的方式展示了具体细节和实施例，其中各实施例可以实施。对这些实施例进行了足够详细的描述，以使本领域技术人员能够实践这些实施例。在不脱离本发明的范围的情况下，可以利用其它实施例，并且可以进行结构、逻辑和电性改变。各种实施例不一定相互排斥，因为一些实施例可以与一个或多个其它实施例组合以形成新的实施例。
52.下面参考附图中所示的非限制性示例更全面地解释本发明的各个方面及其某些特征、优点和细节。省略对公知材料、制造工具、处理技术等的描述，以便不必要地使本发明在细节上模糊不清。然而，应当理解，在指示本发明的各个方面的同时，详细描述和具体示例仅作为说明而给出，而不是作为限制。根据本发明，在基本发明构思的精神和/或范围内的各种替换、修改、添加和/或布置对于本领域技术人员将是显而易见的。
53.在本说明书和权利要求书中使用的近似语言可用于修改任何可允许变化的定量表示，而不会导致与其相关的基本功能的变化。因此，由一个或多个术语(例如“大约”)修改的值不限于指定的精确值。在某些情况下，近似语言可能对应于测量值的仪器精度。
54.本文中使用的术语仅用于描述特定示例，并不旨在限制本发明。如本文所使用的，除非上下文另有明确指示，否则单数形式“一”、“一个”和“该”也意在包括复数形式。应进一步理解，术语“包括”(以及任何形式的包括)、“具有”(以及任何形式的具有)、“包含”(以及任何形式的包含)是开放式连接动词。因此，“包括”、“具有”、“包含”一个或多个步骤或元件的方法或装置拥有该一个或多个步骤或元件，但不限于仅拥有该一个或多个步骤或元件。同样地，“包括”、“具有”、“包含”一个或多个特征的装置的方法或元件的步骤具有该一个或多个特征，但不限于仅具有该一个或多个特征。此外，以特定方式配置的装置或结构至少以该方式配置，但也可以以未列出的方式配置。
55.如本文所用，术语“连接”当用于指两个物理元件时，是指两个物理元件之间的直接连接。然而，术语“耦合”可意指直接连接或通过一个或多个中间元件的连接。
56.如本文所用，术语“可能”和“可能是”表示在一组情况下发生的可能性；对特定属性、特征或功能的占有；和/或通过表达一个或多个与限定动词相关的能力或可能性来限定另一个动词。因此，“可能”和“可能是”的用法表示修改后的术语显然是适当的、有能力的或适合于所指示的能力、功能或用法，同时考虑到在某些情况下修改后的术语有时可能是不适当的、无能力的或不适合的。例如，在某些情况下，事件或能力是可以预期的，而在其它情况下，事件或能力是不可能发生的。这一区别由“可能”和“可能是”这两个术语所体现。
57.本发明的实施例通常涉及半导体装置或集成电路(ic)。更具体地，一些实施例涉及具有高切换性能的晶体管装置。晶体管装置可以是金属氧化物半导体场效应晶体管，例如edmos(extended drain metal oxide semiconductor；扩展漏极金属氧化物半导体)晶
体管。其它合适的晶体管装置也可能有用。此类装置可并入例如rf开关和功率放大器或与之一起使用。
58.图1a示出了半导体装置100的实施例的横截面图。例如，该装置可以是ic。其它类型的装置也可能有用。如图所示，该装置可包括基板105。基板105可以是半导体基板，例如硅基板。也可使用其它类型的基板，例如硅锗、锗、砷化镓或绝缘体上晶体(crystal-on-insulator；coi)，例如绝缘体上硅(silicon-on-insulator；soi)。
59.基板105可包括装置阱107。例如，装置阱107可为高电压(high voltage；hv)装置阱。装置阱107可被提供用于在高电压范围内(例如，在约5v到约20v的电压范围内)操作的装置。其它合适的电压值也可能有用。
60.漏极区域113和源极区域115可以设置在基板105中。漏极区域可以是扩展的漏极区域。漏极区域113和源极区域115可以掺杂用于第一极性类型晶体管的第一极性类型掺杂剂。例如，第一极性类型掺杂剂可以是pmos的p型掺杂剂。或者，第一极性类型掺杂剂可以是nmos的n型掺杂剂。在非限制性实例中，p型掺杂剂可包括硼(b)、铝(al)、铟(in)或其组合，而n型掺杂剂可包括磷(p)、砷(as)、锑(sb)或其组合。漏极区域113和源极区域5可以是重掺杂区域。
61.可在基板上方设置(第一)栅极122。栅极122可设置在漏极区域113和源极区域115之间。栅极122可包括第一侧壁122a和第二侧壁122b。栅极122可包括栅极电介质上方的栅极电极。在非限制性示例中，栅极电介质可由诸如氧化硅的氧化物层形成，而栅极电极可由多晶硅形成。为栅极电极和栅极电介质提供其它类型的材料也可能有用。栅极122还可以包括栅极电极的侧壁上的栅极间隔件(未示出)。在非限制性示例中，栅极间隔件可以是介电间隔件，例如氧化硅间隔件。其它合适类型的介电材料也可以是有用的，例如氮化硅或介电材料或层的组合。
62.根据各种实施例，漏极区域113可以与栅极的第一侧壁122a间隔设置。源极区域115可设置在栅极的第二侧壁122b附近。在一些实施例中，硅化物阻挡层1601可以设置在栅极122和漏极区域113之间的基板上方。例如，硅化物阻挡层1601可以从栅极122的第一侧壁122a延伸到漏极区域113。在一些实施例中，硅化物阻挡层1601可以延伸到栅极122的至少一部分上方。
63.主体阱(body well)1401可设置在基板105中。主体阱1401可设置在栅极122的第二侧壁122b附近，并至少部分地延伸到栅极122的第一部分下方。例如，主体阱1401可延伸超出源极区域115并且可在栅极122的第一侧下方重叠(underlap)。如图所示，主体阱1401可围绕源极区域115。例如，主体阱1401可轻微地或中间地掺杂用于第一极性类型晶体管的第二极性掺杂剂。第二极性类型与第一极性类型不同或相反。例如，在第一极性类型掺杂剂是n型掺杂剂的情况下，第二极性类型掺杂剂可为p型掺杂剂。或者，在第一极性类型掺杂剂是p型掺杂剂的情况下，第二极性类型掺杂剂可为n型掺杂剂。例如，主体阱140包括用于n型晶体管的p型掺杂剂或用于p型晶体管的n型掺杂剂。
64.阱连接(well tap)145可设置在基板中的主体阱1401内，并与主体阱1401连通。主体阱1401可围绕阱连接145。阱连接145可用于偏置主体阱1401。阱连接145可设置在源极区域115附近。在一些实施例中，阱连接145可邻接源极区域115。在其它实施例中，阱连接145可与源极区域115隔开。阱连接145可具有与主体阱1401相同的极性类型。例如，阱连接145
可掺杂用于第一极性类型晶体管的第二极性类型掺杂剂。例如，阱连接145可以掺杂用于n型晶体管的p型掺杂剂。或者，阱连接145可以掺杂用于p型晶体管的n型掺杂剂。在非限制性实施例中，阱连接145可以是重掺杂区域，类似于源极区域和漏极区域。
65.根据各种实施例，基板105可进一步包括第二源极区域117。第二栅极124可进一步设置在源极区域117和漏极区域113之间的基板上。漏极区域113可与栅极122和第二栅极124共用。例如，第二源极区域117可重掺杂第一极性类型掺杂剂。第二栅极124可包括第一侧壁124a和第二侧壁124b。与栅极122类似，第二栅极124可包括在栅极电介质上方的栅极电极和在栅极电极的侧壁上方的栅极间隔件(未示出)。漏极区域113可以与栅极的第一侧壁124a间隔设置。第二源极区域117可设置在栅极的第二侧壁124b附近。在一些实施例中，硅化物阻挡层1602可设置在第二栅极124和漏极区域113之间的基板上。例如，硅化物阻挡层1602可从栅极124的第一侧壁124a延伸到漏极区域113。在一些实施例中，硅化物阻挡层1602可延伸到第二栅极124的至少一部分上方。类似地，第二主体阱1402可设置在第二栅极124的第二侧壁124b附近，并且至少部分地延伸到第二栅极124的第一部分下方。例如，第二主体阱1402可延伸超出第二源极区域117并且可在第二栅极124的第一侧下方重叠。如图所示，第二主体阱1402可围绕第二源极区域117。第二阱连接147可设置在基板中的第二主体阱1402内。第二主体阱1402可围绕第二阱连接147。第二阱连接147可设置在第二源极区域117附近。例如，第二阱连接147可重掺杂第二极性类型掺杂剂。
66.在一些实施例中，金属硅化物触点可设置在栅极、源极区域、漏极区域和阱连接上(未示出)。硅化物触点例如可以是或包括但不限于镍基硅化物、钴硅化物(cosi)及其组合。其它合适类型的金属硅化物触点也可能有用。硅化物触点可用于降低接触电阻并促进与后段工艺(back-end-of-line；beol)互连件的接触。
67.漂移阱或区域150可设置在基板105中。漂移阱150可环绕漏极区域113并至少部分地延伸至栅极122(和第二栅极124)的第二部分下方。漂移阱150的深度或底部可比主体阱1401和第二主体阱1402至基板表面的距离更深。例如，深度可能取决于装置的设计电压。设置在源极区域115和漂移阱150之间的栅极122下方的基板部分可以形成沟道区域。类似地，设置在第二源极区域117和漂移阱150之间的第二栅极124下方的基板部分可以形成沟道区域。漂移阱150可包括用于第一极性类型晶体管的第一极性类型掺杂剂。例如，漂移阱150可包括用于n型晶体管的n型掺杂剂或用于p型晶体管的p型掺杂剂。漂移阱150的掺杂剂浓度可以低于漏极区域113的掺杂剂浓度。例如，漂移阱150可以被轻掺杂。例如，漂移阱150的掺杂浓度可取决于诸如击穿电压和/或r
on
性能等装置要求。
68.根据各种实施例，栅极122和第二栅极124下方的主体阱140(主体阱1401和第二主体阱1402)的内边缘可以与漂移阱150的边缘相邻。主体阱140和漂移阱150的其它配置也可用。
69.在一些实施例中，装置阱107可围绕或可包围主体阱140、漂移阱150、源极区域115、第二源极区域117和漏极区域113。装置阱107的深度或底部可以位于主体阱140和漂移阱150的下方。例如，装置阱107可包括用于第一极性类型装置的第二极性类型掺杂剂。例如，装置阱107可包括用于n型晶体管的p型掺杂剂。或者，装置阱107可包括用于p型晶体管的n型掺杂剂。装置阱107可以是轻掺杂的。
70.层间介电层(ild)可设置在基板105上方。ild可包括包含互连件的ild层。如图1a
所示，第一ild层160可设置在基板105上方。在非限制性示例中，介电层可以在beol处理中形成。第一ild层160可以由介电材料形成，例如，非限制性示例中的氧化硅。其它合适类型的介电材料也可用。蚀刻停止层161，例如氮化硅，可设置在基板105和第一ild层160之间。
71.第一ild层160可包括至少一个耦合到漏极区域113的漏极触点162，以及分别耦合到阱连接145和第二阱连接147的主体触点164和166。至少一个漏极触点162可穿过第一ild层160在漏极区域113上方延伸，并可耦合到导电场板177。主体触点164和166可分别穿过第一ild层160在阱连接145和第二阱连接147上方延伸，并可耦合到导电场板177。在其它实施例中，第一ild层160还可包括耦合到源极区域115和第二源极区域117的源极触点(未示出)。主体触点和源极触点可能具有相同或不同的偏置。在主体触点和源极触点存在不同偏压的情况下，源极区域115和阱连接145可以由隔离区域分隔，类似地，第二源极区域117和第二阱连接147也可被另一个隔离区域分隔。例如，漏极触点162和主体触点164及166(以及源极触点)可以由诸如铜(cu)、铝(al)等导电材料形成。其它合适类型的导电材料也是可用的。
72.如图所示，导电场板177可设置在第一介电层170上方。导电场板177可包括板开口(plate opening)179。导电场板177可以具有第一板部分177a和第二板部分177b。第一板部分177a和第二板部分177b可由板开口179隔开。板开口179可以在第一板部分177a和第二板部分177b之间提供相对较小的间隔。在非限制性示例中，板开口179的宽度w可在约150nm到约200nm之间。
73.根据各种实施例，漏极捕获结构180可设置在第一ild层170中且邻近漏极区域113。漏极捕获结构180可具有沟槽182，沟槽182包括或包含第一ild层160中的气隙183。漏极区域113可部分地在漏极捕获结构180下方重叠。如图1a所示，漏极捕获结构180可与栅极122的侧壁122a和122b横向隔开。例如，漏极捕获结构180可与栅极122的第一侧壁122a偏移预定距离。类似地，漏极捕获结构180可与第二栅极124的侧壁124a和124b横向隔开。例如，漏极捕获结构180可与第二栅极124的第一侧壁124a偏移预定距离。
74.根据各种实施例，漏极捕获结构180的气隙183可配置为环绕漏极触点162。漏极捕获结构180可包括限定沟槽182的第一环形屏障(ring-type barrier)184和第二环形屏障186。第一环形屏障184和第二环形屏障186可各自环绕漏极触点162。第一环形屏障184可通过介电材料与漏极触点分离。例如，第一环形屏障184和第二环形屏障186中的每一个可以是矩形环形屏障。然而，可以理解，也可使用诸如圆形或多边形之类的其它形状。第一环形屏障184和第二环形屏障186中的每一个可以是连续的并且可以具有闭合配置(例如，闭合回路)。第一环形屏障184和第二环形屏障186可用作假体(dummy)或屏蔽，以防止第一ild层160的介电材料的部分在第一ild层160中的气隙形成期间被蚀刻。
75.根据各种实施例，第一环形屏障184和第二环形屏障186以及漏极触点162(以及主体触点164和166)可以由相同的导电材料形成。在一些实施例中，导电场板177还可以由与第一环形屏障184和第二环形屏障186以及漏极触点162相同的导电材料形成。例如，导电材料可以是诸如cu或al之类的金属。在其它实施例中，导电场板177、第一环形屏障184、第二环形屏障186和漏极触点162可以由不同的材料形成。
76.图1b示出了图1a的半导体装置100的实施例的俯视图。阱连接、源极区域、漏极区域、漂移阱、第二源极区域和第二阱连接可以形成在基板中的有源(active)区域190内。为
了便于说明，用实线描绘导电场板177，而用虚线描绘导电场板177中的板开口179。板开口179可以相对较小，并且具有足够的宽度以能够移除漏极捕获结构的沟槽中的介电材料。
77.根据各种实施例，导电场板177可延伸以基本覆盖装置的有源区域195。导电场板177可以是扩展场板。例如，导电场板177可以从装置的源极侧延伸到漏极侧。第一板部分177a可以覆盖主体触点164和166以及第二环形屏障186的顶面。第二板部分177b可以覆盖漏极触点162和第一环形屏障184的顶面。提供扩展场板可在不增加导通电阻的情况下增加装置的击穿电压。例如，提供从源极区域(和第二源极区域)延伸到漏极区域的场板有助于通过耗尽漂移区域中的电荷载流子(charge carrier)和降低晶体管的表面电场来增加晶体管的击穿电压。
78.参考图1c，第二ild层192可设置在第一ild层160上方。如图所示，第二ild层192可布置在导电场板177上方。第二ild层192可由介电材料形成，例如氧化物、氮化物或其组合。其它合适类型的介电材料也是可用的。根据各种实施例，导电场板177的板开口179挤压第二ild层192的介电材料以密封漏极捕获结构180的气隙。例如，在非限制性示例中，板开口179可以具有相对较小的宽度，范围从约150nm到约200nm，使得沉积在导电场板177上方的第二ild层192的介电材料不延伸到板开口179之外。如图所示，在板开口179中形成封闭或挤压的介电部分197。封闭的介电部分197部分地填充板开口179以密封气隙183，并且不延伸超出板开口179。
79.密封介电部分197可通过使用高密度等离子体(high density plasma；hdp)工艺沉积第二ild层192的介电材料而形成。例如，第二ild层192可以使用hdp化学气相沉积(chemical vapor deposition；cvd)工艺形成在导电场板177上方。在第二ild层192由氮化物和氧化物的组合形成的情况下，第二ild层192可通过沉积氮化物(例如，高压等离子体增强cvd)形成，随后使用hdp工艺沉积氧化物。使用hdp工艺沉积介电材料(例如，氧化物的沉积)以密封板开口179，同时在沟槽182中以及在密封的介电部分197下的板开口179的空间中形成气隙或空隙183。在使用hdp工艺沉积第二ild层192的介电材料(例如，氧化物)期间，可以基于hdp工艺的沉积与溅射(deposition to sputtering；d/s)比率、板开口179的宽度(例如，导电场板177的间距的临界尺寸)以及导电场板177的厚度形成气隙183。hdp工艺的d/s比、板开口179的宽度和导电场板177的厚度可以选择为使得第二ild层192的介电材料在沉积期间不进入第一介电层160的沟槽182，在沟槽182中以及在密封的介电部分197下的板开口179的空间中形成气隙183。换言之，第二ild层192的介电材料不会基于用于沉积的工艺条件(即，用于具有更高d/s比、板开口179的小宽度和导电场板177的厚度的沉积的hdp工艺)而“落入”第一介电层160的沟槽182中。
80.使用hdp工艺的第二ild层192的介电材料的沉积可以以相对较高的d/s比来执行，以确保在沟槽182中形成气隙183，并且在沉积期间第二ild层192的介电材料不会“落入”沟槽182中。hdp工艺的d/s比可取决于板开口179的宽度(例如，导电场板177的间距的临界尺寸)和导电场板177的厚度。在非限制性示例中，如果导电场板177的厚度约为5um，用于沉积第二ild层192的介电材料的hdp工艺的d/s比可以是约4或更大。在第二ild层192的介电材料在板开口179上方的沉积期间落入沟槽182的情况下，当气隙183形成在沟槽182中时，它是少量的并且可以留在沟槽182中。图1d示出在漏极捕获结构180中具有气隙183的装置100的示例性sem图像。
81.根据各种实施例，可以在导电场板177上沉积氧化物之后执行蚀刻反向处理。使用hdp工艺和蚀刻背面的氧化物沉积可交替地在具有小或窄的板开口179的导电场板177上方执行。当沉积持续时间(沉积时间)增加并且蚀刻持续时间(蚀刻时间)减少时，第二ild层192的介电材料(氧化物)不填充沟槽182，并且气隙183可以形成在沟槽182中以及在密封的介电部分197下方的板开口179中。换句话说，气隙183可以通过控制导电场板177的几何窄板开口179中的沉积和蚀刻来形成。
82.第二ild层192还可以包括互连到导电场板177的通孔触点和导电线。
83.根据各种实施例，在第一ild层(或ild)中具有填充有空气的沟槽以形成气隙的漏极捕获结构可以降低或减小栅极-漏极电容c
gd
(gate-drain capacitance)和栅极电荷(gate charge)qg。提供具有低栅极-漏极电容的晶体管装置提高了晶体管装置的切换速度。此外，可能需要低栅极电荷来操作晶体管装置。另外，提供导电场板可增加装置的击穿电压而不增加导通电阻。因此，根据各种实施例的晶体管装置可有利地具有高击穿电压、低正向电压降和快切换速度。
84.图2a-图2d示出了用于形成半导体装置的工艺200的实施例的横截面图。例如，该装置类似于图1a至图1c中描述的装置。因此，可以省略描述或非详细地描述共同元件。
85.参考图2a，提供基板105。基板105可以是半导体基板，例如，非限制性实施例中的硅基板。该基板可至少部分加工。如图所示，基板处于处理阶段，其中至少一部分ild已在beol处理中形成在基板上方。例如，第一ild层160已经形成在基板上方，覆盖栅极122和第二栅极124。第一ild层160可以通过化学气相沉积(cvd)形成。用于形成第一ild层160的其它技术也是可用的。
86.漏极触点162和主体触点164及166可以形成在第一ild层160中。例如，可以通过掩模和蚀刻技术在第一ild层160中形成通孔开口，以暴露阱连接145和147以及漏极区域113。在形成通孔开口之后，可沉积导电材料以填充通孔开口。导电材料可以例如通过电镀形成，例如电镀或无电镀。其它类型的导电层或形成技术也可是可用的。可以执行诸如化学机械抛光(cmp)之类的平坦化工艺来移除多余的导电材料，从而在第一ild层160中形成漏极触点162和主体触点164及166。
87.根据各种实施例，可在第一ild层160中形成第一环形屏障184和第二环形屏障186。可形成第一环形屏障184和第二环形屏障186以限定漏捕获结构的沟槽182。例如，可以通过掩模和蚀刻技术在第一ild层160中形成对应于第一环形屏障184和第二环形屏障186的开口，并且可以沉积导电材料以填充开口。可以执行平坦化工艺(例如cmp)以移除多余的导电材料，从而在第一ild层160中形成第一环形屏障184和第二环形屏障186。在一些实施例中，第一环形屏障184和第二环形屏障186可以在与漏极触点162和主体触点164及166相同的工艺步骤中形成。
88.可在第一ild层160上方形成导电场板177。可通过在第一ild层160上方沉积导电材料来形成导电场板177。可例如通过掩模和蚀刻技术在导电场板177中形成板开口179。板开口可以形成为暴露沟槽182中的介电材料。
89.参考图2b，可在导电场板177上方形成图案化掩模210(例如光阻层)以覆盖导电场板177，同时暴露板开口179和第一ild层160中的部分介电材料。例如，光阻剂可通过使用具有所需图案的光罩(reticle)用曝光源曝光而形成图案。曝光后，可显影光阻剂，将光罩的
图案转移到光阻剂上。图案化的光阻剂随后可用作蚀刻掩模以移除沟槽182中的第一ild层160的介电材料。
90.根据各种实施例，沟槽182中的介电材料可通过板开口179移除。例如，可使用蒸汽氢氟酸(vapor hydrofluoric acid；vhf)进行蚀刻以通过板开口179移除沟槽182中的介电材料。如图2c所示，沟槽182可能充满空气。在移除沟槽182中的介电材料之后，例如，在光阻层的情况下，可以通过灰化来移除图案化掩模。
91.可在导电场板177上方形成第二ild层192，在板开口179中形成封闭或挤压的介电部分197以密封第一ild层160中的漏极捕获结构的气隙183。板开口179挤压第二ild层192的介电材料以形成封闭的介电部分197。例如，第二ild层192，可采用高密度等离子体(hdp)工艺进行等离子体增强cvd沉积。
92.hdp工艺是一种等离子体cvd工艺，包括同时沉积和溅射组件，在非限制性示例中，可使用离子密度约为1011ions/cm3或更大的等离子体。在非限制性示例中，高密度等离子体的组合沉积和溅射特性的相对水平可取决于诸如用于提供气体混合物的流速、用于维持等离子体的源功率水平、应用于基板的偏置功率等因素。这些因素的组合可以用d/s来量化以表征工艺：
[0093][0094]
d/s比随沉积量的增加而增大，随溅射量的增加而减小。在d/s的定义中，“净沉积速率(net deposition rate)”是指沉积和溅射同时发生时测量的沉积速率。“包层溅射速率(blanket sputter rate)”是在没有沉积气体的情况下运行工艺配方时测量的溅射速率；将处理室中的压力调整为沉积期间的压力和在包层热氧化物上测量的溅射速率。
[0095]
可通过使用具有更高d/s比的hdp工艺将第二ild层192的介电材料沉积在导电场板179上方来形成封闭的介电部分197。在第二ild层192由氮化物和氧化物的组合形成的情况下，第二ild层192可以通过沉积氮化物形成，然后使用hdp工艺沉积氧化物。例如，氮化物的沉积可以通过高压等离子体增强cvd来执行，使得氮化物材料沿着板开口179和/或沟槽182的侧壁排列，但不填充沟槽182和板开口179中的空间。例如，氧化物的沉积可以使用具有更高d/s比的hdp工艺来执行。根据各种实施例，可在氧化物沉积在导电场板177上之后执行回蚀工艺。可在具有小或窄的板开口179的导电场板177上交替执行使用hdp工艺的氧化物沉积和回蚀。当沉积的持续时间(沉积时间)增加并且蚀刻的持续时间(蚀刻时间)减少时，第二ild层192的介电材料不填充沟槽182，并且气隙183可以形成在沟槽182中以及在密封的介电部分197下的板开口179中。换句话说，可以通过控制第二ild层192的介电材料在导电场板177的几何窄板开口179上的沉积和蚀刻来形成气隙183。然后可通过例如使用cmp工艺来平坦化第二ild层。
[0096]
此外，可在第二ild层192中形成导电通孔和导电线(未示出)。可在沉积第二ild层192之后执行可选的热处理。可执行附加工艺以完成装置。此类工艺可包括形成附加的互连金属层、最终钝化、切割、封装、测试等。
[0097]
在不脱离本发明的精神或本质特征的情况下，本发明可以以其它具体形式体现。因此，上述实施例将在所有方面被认为是说明性的，而不是限制本文所描述的发明。因此，本发明的范围由所附权利要求书而不是由前述描述来指示，并且在权利要求书的等效性的
含义和范围内的所有变化都将包含在其中。