具有优化读取及编程操作的SPINOR存储器的制作方法

具有优化读取及编程操作的spi nor存储器
1.相关申请案的交叉参考
2.本技术案主张2020年9月15日申请的标题为“具有优化读取及编程操作的spi nor存储器(spi nor memory with optimized read and program operation)”的第63/078,832号美国临时专利申请案的优先权，所述申请案以引用方式并入本文中用于所有目的。
技术领域
3.本发明涉及串行外围接口(spi)nor存储器裝置，且特别来说，涉及一种具有优化读取及写入操作的spi nor存储器裝置。


背景技术：

4.串行外围接口(spi)nor存储器装置是指经由串行外围接口(spi)总线介接主机装置且遵守spi协议的一类串行nor存储器装置，通常为nor闪存装置。通过使用串行接口，可以减少接口引脚计数实施spi nor闪存装置。spi nor存储器装置在其中读取操作比编程操作更频繁的启动存储器应用中越来越流行。提高spi nor闪存性能的常规方法是提高操作频率以增大数据输出带宽。然而，编程操作由写入缓冲区填写及从写入缓冲区的单元阵列写入组成。提高操作频率仅缩短写入缓冲区填写时间。大部分编程时间是从写入缓冲区的单元阵列写入时间，因此较高数据输入带宽仅可略微缩短spi nor闪存的编程时间。


技术实现要素：

5.在一些实施例中，一种串行nor存储器装置包含输入-输出电路，其包括经耦合以在时钟输入端子上接收时钟信号及在串行数据输入端子上接收串行输入数据的收发器，所述收发器进一步经耦合以在串行数据输出端子上传输串行输出数据，其中所述收发器经配置以使用单倍数据速率模式接收所述串行数据输入端子上的串行输入数据且经配置以使用双倍数据速率模式将串行输出数据传输到所述串行数据输出端子上。
附图说明
6.以下详细描述及附图中公开本发明的各个实施例。
7.图1说明本公开的实施例中的串行nor存储器装置。
8.图2说明本公开的实施例中的串行nor存储器装置中的编程操作及读取操作。
9.图3是说明一些实例中的ddr操作的时序图。
10.图4是说明一些实例中的sdr操作的时序图。
11.图5是说明本公开的实施例中的串行nor存储器装置的编程操作中的缓冲区填写过程的时序图。
12.图6说明根据本公开的实施例的串行nor存储器装置中的优化sdr-ddr模式。
13.图7是说明本公开的实施例中的串行nor存储器装置中的存储器操作的流程图。
具体实施方式
14.根据本公开的实施例，串行nor存储器装置经配置以使用单倍数据速率(sdr)模式接收串行输入数据且使用双倍数据速率(ddr)模式传输串行输出数据。通过使用sdr模式接收串行输入数据及使用ddr模式传输输出数据，提高串行nor存储器装置的读取性能，同时维持写入性能，即，使用sdr模式用于数据输入的写入性能相同于ddr模式用于写入数据输入。
15.在本描述中，串行nor存储器装置是指使用串行接口以使用给定串行协议与主机装置通信的nor存储器装置。在一些实施例中，串行nor存储器装置是spi nor闪存装置。spi nor闪存装置是经由串行外围接口(spi)总线介接主机装置且遵守spi协议的nor闪存。
16.图1说明本公开的实施例中的串行nor存储器装置。参考图1，串行nor存储器装置10使用串行数据接口与主机装置(未展示)通信。在本实施例中，串行nor存储器装置10被说明为实施spi协议的spi nor存储器装置。在本说明中，spi nor存储器装置10在第一端子上接收芯片选择信号(cs)、在第二端子上接收串行时钟信号(sclk)及在第三端子上接收串行数据输入(sdi)。spi nor存储器装置10在第四端子上提供串行数据输出(sdo)。
17.spi nor存储器装置10包含输入-输出电路12，其用作将输入数据接收到存储器装置及从存储器装置提供输出数据的接口。在一些实施例中，输入-输出电路12包含收发器电路及输入-输出缓冲区。收发器电路包含接收传入数据的接收器电路及传输传出数据的传输器电路。在spi协议下，spi nor存储器装置10接收芯片选择信号cs以指示特定装置被选择用于存取。spi nor存储器装置10进一步接收串行时钟信号sclk以指示输入及输出信号的时钟速率。最后，spi nor存储器装置10在sdi端子上接收包含命令、地址及写入数据的串行输入数据。命令可包含用于从存储器装置读取数据的读取命令及用于将数据写入或编程到存储器装置的写入命令。sdi nor存储器装置10在sdo端子上输出串行输出数据。更具体来说，串行输出数据是从存储器阵列检索的读取数据。sdi nor存储器装置10包含用于存储数据的存储器单元阵列20，其通常包含存储晶体管或存储器单元的阵列。
18.在本公开的实施例中，spi nor存储器装置10是nor闪存装置且存储器单元阵列20是闪存单元阵列。在闪存装置中，写入数据通过编程操作写入到闪存单元中。spi nor存储器装置10包含用于在将写入数据编程到闪存阵列中之前存储传入写入数据的写入缓冲区14。例如，写入缓冲区14可存储一页写入数据。对于读取操作，在总线22上将来自存储器单元阵列20的读取数据提供到输入-输出电路12。不使用中介缓冲区。对于读取及写入操作两者，输入-输出电路12在地址总线24上将相应存储器地址提供到存储器单元阵列20。
19.值得注意的是，图1中的spi nor存储器装置10的构造经简化以仅说明与本公开相关的元件。所属领域的一般技术人员应了解，在实际实践中，spi nor存储器装置10包含本文中未展示或未明确描述的元件来支持spi nor存储器装置的操作。图1中的spi nor存储器装置10仅供说明且不意在限制。
20.图2说明在本公开的实施例中的串行nor存储器装置中的编程操作及读取操作。参考图2，编程操作用于将数据编程或写入到串行nor存储器装置的存储器单元阵列20(图1)中。对于编程操作，使所有传入数据作为串行数据提供于串行数据输入(sdi)端子上。串行nor存储器装置接收命令信号(其可为1到2个字节)及接着地址信号(其可为3到4个字节)。命令信号可包含读取命令及写入或编程命令。接着，在sdi端子上提供数据输入或写入数
据。在一些实例中，写入数据可为256个字节或512个字节。
21.对于读取操作，使传入数据作为串行数据提供于串行数据输入(sdi)端子上。串行nor存储器装置在sdi端子上接收命令信号(1到2个字节)及接着地址信号(3到4个字节)。接着，串行nor存储器装置进入等待阶段，同时读取数据从存储器单元阵列检索。在等待阶段期间，时钟周期被视为虚设周期。在等待阶段之后，串行nor存储器装置在串行数据输出(sdo)端子上提供数据输出或读取数据。在一些实例中，读取数据输出没有最大数据大小。
22.如此处所描述，串行nor存储器装置可为实施spi协议的spi nor存储器装置。spi是同步、全双工主从式接口。来自主机端或从机端的数据在上升或下降时钟边沿上同步。此外，在本描述中，sdr及ddr是指在电子装置中计时数据的两种常见方式。在单倍数据速率(sdr)中，数据仅在时钟信号的一个边沿(上升边沿或下降边沿)上计时。因此，sdr模式以时钟信号相同时钟速率传输数据。在双倍数据速率(ddr)中，数据在时钟的上升及下降边沿两者上传送。因此，ddr模式以时钟信号的双倍时钟速率传输数据。
23.图3是说明一些实例中的ddr操作的时序图。图4是说明一些实例中的sdr操作的时序图。首先参考图3，时钟信号sclk(曲线50)用于使用ddr模式对输入数据(曲线52)计时。时钟信号sclk具有界定为相邻上升时钟边沿(或相邻下降时钟边沿)之间的时段的周期时间。时钟信号sclk具有上升时钟边沿与随后下降时钟边沿之间的半周期时间。时钟信号的周期时间称为时钟速率或时钟频率。当使用ddr模式时，输入数据在上升时钟边沿及下降时钟边沿两者处计时。因此，数据以时钟速率的两倍计时。现参考图4，时钟信号sclk(曲线55)用于使用sdr模式对输入数据(曲线57)计时。当使用sdr模式时，输入数据仅在上升时钟边沿(或下降时钟边沿)处计时。因此，数据以时钟位速率计时。
24.当时钟信号用于对输入数据计时时，输入数据必须在称为输入窗口的时段内提供(或有效)。输入窗口包含输入建立时间及输入保持时间。即，输入数据必须在时钟边沿之前的输入建立时间内有效且输入数据必须在时钟边沿之后的输入保持时间内有效。从图3及4中可观察到，当使用ddr模式时，输入窗口变得比使用sdr模式时的情况的输入窗口窄。
25.为了实现高性能spi nor闪存，通常提高操作频率，其意谓提高时钟频率。因此，输入窗口(输入建立时间及输入保持时间)将缩短，尤其在使用ddr模式时。在spi nor闪存装置中，读取性能与较高操作频率成比例。即，提高操作频率提高读取性能。另一方面，在spi nor闪存装置中，编程性能与较高操作频率不成比例。即，提高操作频率不会提高spi nor闪存装置的编程性能。
26.返回到图1，在spi nor存储器装置10中，编程操作包含其中将写入数据写入到写入缓冲区14中的写入缓冲区填写时间及其中将来自写入缓冲区14的写入数据编程到存储器单元阵列20中的编程数据时间。在大多数情况下，写入缓冲区大小(256字节或512字节)相对小于存储器单元阵列20。例如，存储器单元阵列可为2k/4k/8k字节或更大。实际上，写入缓冲区填写时间约为数百纳秒，而将数据编程到存储器单元阵列20中需要数微秒。提高操作频率仅会缩短写入缓冲区填写时间，且根本不影响编程数据时间。由于缓冲区填写时间仅为编程操作的一小部分(有时称为写入时间)，因此提高操作频率不会显著提高编程操作的性能。因此，使用sdr数据输入模式与使用ddr数据输入模式之间的编程性能差异很小，其中ddr数据输入模式主要缩短写入缓冲区填写时间。
27.在本发明的实施例中，高性能串行nor存储器装置经配置以使用sdr模式用于接收
串行输入数据且使用ddr模式用于传输串行输出数据。如上文所描述，读取操作性能受益于提高时钟频率，因此，使用ddr模式用于传输读取数据将导致读取性能提高。然而，编程操作性能无法通过使用较快时钟频率来显著提高。因此，使用ddr模式用于接收写入数据不导致显著编程性能提高。同时，使用ddr模式随着输入窗口减小而增加对输入信号时序的需求。因此，本发明的实施例通过使用sdr模式用于接收输入数据及使用ddr模式用于传输输出数据来优化串行nor存储器装置的性能。
28.图5是说明本公开的实施例中的串行nor存储器装置的编程操作中的缓冲区填写过程的时序图。参考图5，在编程操作中，spi nor存储器装置接收时钟信号sclk(曲线60)且还在8位串行数据输入总线io[7:0]上接收串行数据输入(曲线62)。图5中的时序图说明使用sdr模式用于数据输入。在一个实例中，操作频率为400mhz且时钟周期时间为2.5ns。串行nor存储器装置在串行数据输入总线上接收2字节命令及4字节地址。接着，串行nor存储器装置接收提供到填写写入缓冲区的写入数据。在本实例中，写入缓冲区大小为256个字节。因此，写入缓冲区填写周期包含用于填写写入缓冲区中的256个字节的256个时钟周期。
[0029]
在一些实例中，在串行nor存储器装置中编程一页(256个字节)写入数据的时间通常为约200us。因此，写入缓冲区填写时间占总编程时间(第一次单元编程情况)的部分相对较小。
[0030]
特别来说，当sdr模式用于写入数据时：
[0031]
写入缓冲区填写时间＝2.5ns
×
(2时钟 4时钟 128时钟)＝335ns
[0032]
总编程时间为写入缓冲区填写时间及编程数据时间的和：
[0033]
总编程时间(sdr)＝335ns 200,000ns＝200,335ns
[0034]
另一方面，当ddr模式用于写入数据时：
[0035]
写入缓冲区填写时间＝2.5ns
×
(1时钟 2时钟 64时钟)＝167.5ns
[0036]
ddr情况的总编程时间为：
[0037]
总编程时间(ddr)＝167.5ns 200,000ns＝200,167.5ns
[0038]
从以上计算可见，ddr数据输入传送与sdr数据输入之间的编程时间差仅为0.083％。
[0039]
在编程操作中，写入数据输入窗口(输入建立时间 输入保持时间)是ddr模式下半周期时间的1/3。在一个实例中，在400mhz(2.5ns周期时间)下，写入数据输入窗口仅为约0.4ns，其使spi nor闪存装置中的收发器电路很难正确找取输入数据。
[0040]
传统spi nor闪存装置可使用sdr模式用于串行数据输入及串行数据输出。替代地，已使用经混合输入配置，其中命令输入使用sdr模式，但地址及数据输入及读取数据输出使用ddr模式。已提出涉及将ddr用于所有串行数据输入及串行数据输出的其他方案。尽管使用ddr模式及高操作频率可提高读取性能，但提高编程操作的操作频率没有使编程性能提高那么多，而是使编程操作因更小写入输入窗口而更困难。
[0041]
在本公开的实施例中，spi nor存储器装置经配置以使用sdr模式接收所有串行数据输入且使用ddr模式传送串行输出数据。图6说明根据本公开的实施例的串行nor存储器装置中的优化sdr-ddr模式。参考图6，时钟信号sclk(曲线65)用于对输入数据计时且传输输出数据(曲线67)。图6说明使用优化sdr-ddr模式执行的读取操作。在读取操作中，命令信号(2个字节)及地址信号(4个字节)使用sdr模式计时。依此方式，减少对串行nor存储器装
置的收发器读取串行输入数据的需求。在等待阶段或虚设时钟周期之后，使用ddr模式提供输出读取数据(数据输出)。依此方式，通过使用较高频率计时输出读取数据来提高读取性能。
[0042]
在写入操作的情况中，所有串行数据输入(命令、地址、写入数据)使用sdr模式计时。依此方式，spi nor存储器装置更可靠操作，其中输入-输出电路的接收器能够在sdr(单倍数据速率)模式下可靠地找取包含命令、地址及写入数据的有效串行输入数据。同时，spi nor存储器装置的收发器能够在ddr(双倍数据速率)模式下传输包含单元数据及数据选通输出的输出读取数据。
[0043]
如上文所描述，较高时钟频率读取操作将直接提高读取性能，因为读取操作速度与读取性能成比例。本公开的spi nor存储器装置可使用相同技术通过使用ddr模式提高操作频率来使读取性能(例如数据输出带宽)提高两倍或更多倍，同时通过使用sdr模式来维持类似编程性能。sdr模式还通过为串行输入数据提供更宽输入窗口来减少对输入信号的需求。
[0044]
图7是说明本公开的实施例中的串行nor存储器装置中的存储器操作的流程图。参考图7，存储器操作方法80在串行nor存储器装置(例如图1的spi nor存储器装置)中实施。方法80开始于在sdr模式下接收命令(82)及在sdr模式下接收地址(84)。接着，对于读取操作，方法80从存储器阵列处的地址检索存储数据(86)。接着，方法80在ddr模式下提供读取数据。依此方式，通过以较快时钟频率提供读取数据来提高读取性能。方法80返回以接收下一命令。
[0045]
对于写入操作，方法80在sdr模式下接收写入数据(90)。方法80将写入数据存储到写入缓冲区中(92)。接着，方法80将写入数据编程到存储器阵列(94)。方法80返回以接收下一命令。
[0046]
在此详细描述中，本发明的各个实施例或实例可依各种方式实施，其包含实施为过程、设备、系统及/或物质的组合。
[0047]
上文已结合说明本发明的原理的附图提供本发明的一或多个实施例的详细描述。本发明已结合这些实施例描述，但本发明不受限于任何实施例。可在本发明的范围内进行许多修改及变化。本发明的范围仅受限于权利要求书且本发明涵盖许多替代、修改及等同物。具体实施方式中阐述许多具体细节以提供对本发明的透彻理解。这些细节仅供例示且本发明可在没有这些具体细节的部分或全部的情况下根据权利要求书来实践。为清楚起见，未详细描述与本发明相关的技术领域中已知的技术材料以免不必要地混淆本发明。本发明由所附权利要求书界定。