一种新型省线式编码器电路的制作方法

1.本实用新型涉及编码器技术领域，特别是涉及一种新型省线式编码器电路。


背景技术：

2.伺服电机的控制电路在工作时需要取得伺服电机的u、v、w信号和a、b、z信号，这个过程关系到能否对伺服电机进行高精度的运行控制，是伺服电机控制的最为重要的技术之一。目前常规的增量式光电旋转编码器或者增量式磁电旋转编码器都是输出a、b、z、u、v、w这六路信号，因此需要六对(a /a-、b /b-、z /z-、u /u-、v /v-、w /w-)传输线缆，所需传输线缆较多，接线比较繁琐，容易接错，且成本较高。而现有的编码器想要实现省线功能，往往会增加一款选择芯片(如sn74hc157)来选择输出信号，这意味着需要增加额外的芯片，不利于编码器的小型化。此外，目前市面上常用的编码器的延时时间ta和tb一般随上电电压变化而变化，因此易受干扰，影响精度。


技术实现要素：

3.为解决目前编码器存在的所需传输线缆较多且易受干扰，影响精度的问题，本实用新型提出一种新型省线式编码器电路。
4.为解决上述问题，本实用新型采取如下的技术方案：
5.一种新型省线式编码器电路，包括光电池芯片u1、相序选择电路和输出选择电路，所述输出选择电路包括主控芯片u2、差分驱动芯片u3和三路结构相同的三极管输出选择支路；
6.所述相序选择电路包括三路结构相同的相序选择支路，每一路所述相序选择支路包括六个子支路，分别为pa/u子支路、pb/v子支路、pz/w子支路、u子支路、v子支路、w子支路，并且三路相序选择支路中的pa/u子支路分别与所述光电池芯片u1的pa/u脚连接，pb/v子支路分别与所述光电池芯片u1的pb/v脚连接，pz/w子支路分别与所述光电池芯片u1的pz/w脚连接，三路相序选择支路中的u子支路分别与所述光电池芯片u1的u脚连接，v子支路分别与所述光电池芯片u1的v脚连接，w子支路分别与所述光电池芯片u1的w脚连接，三路所述相序选择支路分别与三路所述三极管输出选择支路一一对应连接，且三路所述三极管输出选择支路的输出端分别与所述差分驱动芯片u3的输入端in-a、输入端in-b、输入端in-c一一对应连接；
7.所述差分驱动芯片u3的en脚与所述主控芯片u2的p3.3脚连接，所述主控芯片u2的p1.1脚和p1.2脚分别与输入端in-a对应的三极管输出选择支路连接，所述主控芯片u2的p1.3脚和p1.4脚分别与输入端in-b对应的三极管输出选择支路连接，所述主控芯片u2的p1.0脚和p1.5脚分别与输入端in-c对应的三极管输出选择支路连接；
8.所述主控芯片u2的io口设置为集电极开路模式，所述编码器电路在上电达到门限电压va后，所述主控芯片u2先维持一段ta的高阻时间，然后通过所述相序选择电路、三路所述三极管输出选择支路和所述差分驱动芯片u3产生u、v、w三路信号，u、v、w三路信号维持tb
时间后，最后输出a、b、z信号至伺服电机驱动器。
9.与现有技术相比，本实用新型具有以下有益效果：
10.本实用新型所提出的新型省线式编码器电路的u、v、w信号和a、b、z信号可以共用传输线缆，并可调节abz以及uvw相序，节约了传输线缆，并使接线操作简化，有利于降低成本；通过三极管替换选择芯片，进一步降低了成本；由主控芯片u2计算延时时间ta和tb，更加精准，抗干扰。
附图说明
11.图1为本实用新型所述的一种新型省线式编码器电路的电路原理图；
12.图2为本实用新型所述的一种新型省线式编码器电路中主控芯片的电路原理图；
13.图3为本实用新型所述的一种新型省线式编码器电路中光电池芯片的电路原理图。
具体实施方式
14.下面将结合附图及较佳实施例对本实用新型的技术方案进行详细描述。
15.本实用新型公开一种新型省线式编码器电路，包括光电池芯片u1、相序选择电路和输出选择电路，其中输出选择电路包括主控芯片u2、差分驱动芯片u3和三路结构相同的三极管输出选择支路。
16.具体地，相序选择电路包括三路结构相同的相序选择支路，每一路相序选择支路包括六个子支路，分别为pa/u子支路、pb/v子支路、pz/w子支路、u子支路、v子支路、w子支路，并且三路相序选择支路中的pa/u子支路分别与光电池芯片u1的pa/u脚连接，三路相序选择支路中的pb/v子支路分别与光电池芯片u1的pb/v脚连接，三路相序选择支路中的pz/w子支路分别与光电池芯片u1的pz/w脚连接，三路相序选择支路中的u子支路分别与光电池芯片u1的u脚连接，三路相序选择支路中的v子支路分别与光电池芯片u1的v脚连接，三路相序选择支路中的w子支路分别与光电池芯片u1的w脚连接。如图1所示，第一路相序选择支路的pa/u子支路包括电阻r7，pb/v子支路包括电阻r10，pz/w子支路包括电阻r58，u子支路包括电阻r11，v子支路包括电阻r16，w子支路包括电阻r50；第二路相序选择支路的pa/u子支路包括电阻r18，pb/v子支路包括电阻r21，pz/w子支路包括电阻r59，u子支路包括电阻r51，v子支路包括电阻r51，w子支路包括电阻r53；第三路相序选择支路的pa/u子支路包括电阻r55，pb/v子支路包括电阻r56，pz/w子支路包括电阻r57，u子支路包括电阻r28，v子支路包括电阻r32，w子支路包括电阻r54。其中，电阻r7、电阻r18、电阻r55的一端均与光电池芯片u1的pa/u脚连接，另一端分别与对应的三极管输出选择支路连接；电阻r10、电阻r21、电阻r56的一端均与光电池芯片u1的pb/v脚连接，另一端分别与对应的三极管输出选择支路连接；电阻r58、电阻r59、电阻r57的一端均与光电池芯片u1的pz/w脚连接，另一端分别与对应的三极管输出选择支路连接。电阻r11、电阻r51、电阻r28的一端均与光电池芯片u1的u脚连接，另一端分别与对应的三极管输出选择支路连接；电阻r16、电阻r52、电阻r32的一端均与光电池芯片u1的v脚连接，另一端分别与对应的三极管输出选择支路连接；电阻r50、电阻r53、电阻r54的一端均与光电池芯片u1的w脚连接，另一端分别与对应的三极管输出选择支路连接。
17.三路相序选择支路分别与三路三极管输出选择支路一一对应连接，且三路三极管输出选择支路的输出端分别与差分驱动芯片u3的输入端in-a、输入端in-b、输入端in-c一一对应连接。
18.进一步地，每一路三极管输出选择支路包括第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻和三极管；第一电阻与第二电阻串联，第三电阻与第四电阻串联，第一电阻的另一端分别与pa/u子支路、pb/v子支路、pz/w子支路连接，第三电阻的另一端分别与u子支路、v子支路、w子支路连接，第二电阻和第四电阻的另一端分别与三极管的基极连接，第五电阻的一端连接5v电源，另一端分别与三极管的集电极和对应的差分驱动芯片u3的输入端连接，第六电阻的一端与三极管的基极连接，另一端和三极管的发射极均接地。其中第一电阻、第三电阻和第五电阻的阻值为4.7k，第二电阻、第四电阻和第六电阻的阻值为20k。可选地，三极管选择为npn型三极管，型号为2sd596。
19.仍参见图1，第一路三极管输出选择支路包括电阻r8、电阻r9、电阻r14、电阻r15、电阻r6、电阻r12和三极管q1，电阻r8与电阻r9串联，电阻r14与电阻r15串联，电阻r8的另一端分别与第一路相序选择支路中的pa/u子支路、pb/v子支路、pz/w子支路连接，电阻r24的另一端分别与第一路相序选择支路中的u子支路、v子支路、w子支路连接，电阻r9和电阻r15的另一端分别与三极管q1的基极连接，电阻r6的一端连接5v电源，另一端分别与三极管q1的集电极和差分驱动芯片u3的输入端in-a连接，电阻r12的一端与三极管q1的基极连接，另一端和三极管q1的发射极均接地。
20.第二路三极管输出选择支路包括电阻r19、电阻r20、电阻r23、电阻r24、电阻r17、电阻r22和三极管q2，电阻r19与电阻r20串联，电阻r23与电阻r24串联，电阻r19的另一端分别与第二路相序选择支路中的pa/u子支路、pb/v子支路、pz/w子支路连接，电阻r24的另一端分别与第二路相序选择支路中的u子支路、v子支路、w子支路连接，电阻r20和电阻r24的另一端分别与三极管q2的基极连接，电阻r17的一端连接5v电源，另一端分别与三极管q2的集电极和差分驱动芯片u3的输入端in-b连接，电阻r22的一端与三极管q2的基极连接，另一端和三极管q2的发射极均接地。
21.第三路三极管输出选择支路包括电阻r26、电阻r27、电阻r30、电阻r31、电阻r25、电阻r29和三极管q3，电阻r26与电阻r27串联，电阻r30与电阻r31串联，电阻r26的另一端分别与第三路相序选择支路中的pa/u子支路、pb/v子支路、pz/w子支路连接，电阻r24的另一端分别与第一三路相序选择支路中的u子支路、v子支路、w子支路连接，电阻r27和电阻r31的另一端分别与三极管q3的基极连接，电阻r25的一端连接5v电源，另一端分别与三极管q3的集电极和差分驱动芯片u3的输入端in-c连接，电阻r29的一端与三极管q3的基极连接，另一端和三极管q3的发射极均接地。
22.参见图1和图2，差分驱动芯片u3的en脚(即12脚)与主控芯片u2的p3.3脚连接，主控芯片u2的p1.1脚和p1.2脚分别与输入端in-a对应的三极管输出选择支路连接，即p1.1脚连接在电阻r8与电阻r9之间，p1.2脚连接在电阻r14与电阻r15之间；主控芯片u2的p1.3脚和p1.4脚分别与输入端in-b对应的三极管输出选择支路连接，即p1.3脚连接在电阻r19与电阻r20之间，p1.4脚连接在电阻r23与电阻r24之间；主控芯片u2的p1.0脚和p1.5脚分别与输入端in-c对应的三极管输出选择支路连接，即p1.0脚连接在电阻r26与电阻r27之间，p1.5脚连接在电阻r30与电阻r31之间。
23.差分驱动芯片u3的vcc脚连接5v电源、电阻r33的一端和电容c5的一端，电阻r33的另一端连接en脚(即12脚)，电容c5的另一端接地。电阻r33的阻值为4.7k，电容c5的电容值为0.1uf。差分驱动芯片u3的另一个en脚(即4脚)接地。
24.主控芯片u2的vcc脚连接5v电源和电容c2的一端，电容c2的另一端和主控芯片u2的gnd脚均接地。电容c2的电容值为0.1uf。主控芯片u2的p3.0/rxd脚和p3.1/txd脚分别与插针连接器header 3p1的1脚和2脚对应连接，插针连接器header 3p1的3脚和主控芯片u2的ep脚均接地。
25.参见图3，光电池芯片u1的sel脚分别与电阻r2和电阻r4的一端连接，t1脚分别与电阻r3和电阻r5的一端连接，电阻r2和电阻r3的另一端连接5v电源，电阻r4和电阻r5的另一端连接agnd；led脚通过发光二极管d1和电阻r1连接agnd；vcc脚与5v电源和电容c7的一端连接，电容c7的另一端和gnd脚、25脚～32脚、9脚～16脚均连接agnd。
26.主控芯片u2的io口设置为集电极开路模式，编码器电路在上电达到门限电压va后，主控芯片u2先维持一段ta的高阻时间，然后通过相序选择电路、三路三极管输出选择支路和差分驱动芯片u3产生u、v、w三路信号，u、v、w三路信号维持tb时间后，最后输出a、b、z信号至伺服电机驱动器。
27.将u2的io口设置为集电极开路模式，在低电平时可将abz或uvw相的电压拉低，高电平时为高阻抗模式，不影响abz或uvw信号的输出，通过计算可得出在三极管q1、q2，q3的基极电压低电平时为0v，高电平时为20/(4.7 20 20)*5＝2.237136465324385v，满足三极管导通条件，ta、tb的延时时间可通过主控芯片u2延时计算，更加精准，抗干扰。
28.省线式编码器电路在上电达到门限电压va后，先维持一段ta的高阻(或高电平)时间，然后产生u、v、w三路信号，维持tb时间后，最后输出a、b、z信号，因此u、v、w和a、b、z共用传输线缆，可以节省三对(u /u-、v /v-、w /w-)传输线缆，故可以节约传输线缆，使接线操作简化，降低成本。
29.可选地，本实用新型中的光电池芯片u1为cl26130。
30.可选地，本实用新型中的主控芯片u2为stc8g1k08。
31.可选地，本实用新型中的差分驱动芯片u3为am26ls31。
32.本实用新型所提出的新型省线式编码器电路的u、v、w信号和a、b、z信号可以共用传输线缆，并可调节abz以及uvw相序，节约了传输线缆，并使接线操作简化，有利于降低成本；通过三极管替换选择芯片，进一步降低了成本；由主控芯片u2计算延时时间ta和tb，更加精准，抗干扰。
33.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
34.以上所述实施例仅表达了本实用新型的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型专利的保护范围应以所附权利要求为准。