半导体结构的制作方法

1.本发明涉及一种高压半导体结构，特别是涉及一种具有绝缘结构的高压半导体结构。


背景技术：

2.随着5g通讯及电动车产业的发展，对于高频率、高功率半导体元件的需求也日益成长，这些高频率、高功率半导体元件可例如是高频晶体管、高功率场效晶体管、或高电子迁移率晶体管(high electron mobility transistor,hemt)。高频率、高功率半导体元件一般采用半导体化合物，例如氮化镓、碳化硅等iii-v族半导体化合物，其具备高频率、耐高压、低导通电阻等特性。
3.在这些装置中，高电子迁移率晶体管具有例如高输出功率和高崩溃电压的优势，因此它们被广泛地使用于高功率的应用中。虽然现存的半导体结构及其形成方法可以应付它们原先预定的用途，但目前它们在结构和使用环境等各个技术方面上仍有需要克服的问题。


技术实现要素：

4.有鉴于此，本发明提供一种半导体结构，以解决现有技术所面临的技术问题。
5.根据本发明的一实施例，提供一种半导体结构，包括基板、半导体磊晶层、半导体阻障层、第一半导体元件、绝缘掺杂区、及至少一绝缘柱。基板包括基材和复合材料层，半导体磊晶层设置于基板上，半导体阻障层设置于半导体磊晶层上。第一半导体元件设置于基板上，其中第一半导体元件包括位于半导体阻障层上的第一半导体盖层。绝缘掺杂区位于第一半导体元件的一侧。至少部分的绝缘柱位于绝缘掺杂区内，绝缘柱围绕至少部分第一半导体元件且贯穿复合材料层。
6.根据本发明的一实施例，提供一种半导体结构，半导体结构包括基板、半导体通道层、半导体阻障层、半导体盖层、绝缘掺杂区、及至少一绝缘柱。基板包括基材和复合材料层。半导体通道层设置于基板上，半导体阻障层设置于半导体通道层上，半导体盖层设置于半导体阻障层上。绝缘掺杂区位于半导体通道层和半导体阻障层中，且位于半导体盖层的至少一侧。绝缘柱直接接触绝缘掺杂区，且绝缘柱贯穿半导体阻障层、半导体通道层、及复合材料层。
7.根据本发明的另一实施例，提供一种芯片结构，芯片结构包括基板、高压半导体结构、低压半导体结构、及至少一绝缘柱。基板包括基材和复合材料层。高压半导体结构设置于基板上，低压半导体结构设置于基板上且分离于所述高压半导体结构。绝缘柱完整围绕高压半导体结构且贯穿复合材料层。
8.根据本发明的另一实施例，提供一种高压半导体结构的操作方法，操作方法包括提供高压半导体结构，以及在高于150℃的环境温度下，施加电子信号至高压半导体结构。其中，高压半导体结构包括基板、半导体通道层、半导体阻障层、半导体盖层、绝缘掺杂区、
及至少两个绝缘柱。基板包括基材和复合材料层。半导体通道层设置于基板上，半导体阻障层设置于半导体通道层上，半导体盖层设置于半导体阻障层上。绝缘掺杂区位于半导体通道层和半导体阻障层中，且位于半导体盖层的至少一侧。绝缘柱直接接触绝缘掺杂区，且绝缘柱贯穿半导体阻障层、半导体通道层、及复合材料层。
附图说明
9.为了使下文更容易被理解，在阅读本发明时可同时参考图式及其详细文字说明。通过本文中的具体实施例并参考相对应的图式，以详细解说本发明的具体实施例，并用以阐述本发明的具体实施例的作用原理。此外，为了清楚起见，图式中的各特征可能未按照实际的比例绘制，因此某些图式中的部分特征的尺寸可能被刻意放大或缩小。
10.图1是根据本发明一实施例所绘示的高压半导体结构的俯视示意图。
11.图2是根据本发明一实施例沿着图1的切线a-a’所绘示的高压半导体结构的剖面示意图。
12.图3是根据本发明一实施例所绘示的高压半导体结构的俯视示意图。
13.图4是根据本发明一实施例沿着图3的切线a-a’所绘示的高压半导体结构的剖面示意图。
14.图5和图6是本发明实施例的高压半导体结构在常温下的电性特性。
15.图7和图8是本发明实施例的高压半导体结构在高温下的电性特性。
16.图9是根据本发明一实施例所绘示的芯片结构的俯视示意图。
17.图10是根据本发明一实施例所绘示的芯片结构的俯视示意图。
18.图11是根据本发明一实施例沿着图10的切线b-b’所绘示的高压半导体结构的剖面示意图。
19.附图标记说明如下：
20.1：芯片结构
21.10：高压半导体结构
22.10-1：第一高压半导体元件
23.10-2：第二高压半导体元件
24.20：高压半导体元件
25.22：绝缘区
26.30：逻辑运算元件
27.40：内存元件
28.100：基板
29.100c：基材
30.100m：复合材料层
31.101：含硅半导体层
32.102：半导体磊晶层
33.103：半导体缓冲层
34.104：半导体阻障层
35.105：半导体通道层
36.110：绝缘掺杂区
37.112：层间介电层
38.120：绝缘柱
39.120_1：第一绝缘柱
40.120_2：第二绝缘柱
41.120_3：第三绝缘柱
42.200：主动区域
43.202：源极电极
44.204：栅极电极
45.206：漏极电极
46.210：半导体盖层
47.300：主动区域
48.302：源极电极
49.304：栅极电极
50.306：漏极电极
51.310：半导体盖层
52.a：芯片区
53.b：切割道区
54.l1：宽度
55.l2：宽度
56.l3：宽度
57.s1：间距
58.s2：间距
59.s3：间距
60.s4：间距
具体实施方式
61.本发明提供了多个不同的实施例，可用于实现本发明的不同特征。为简化说明起见，本发明也同时描述了特定构件与布置的范例。提供这些实施例的目的仅在于示意，而非予以任何限制。
62.本发明中针对“第一部件形成在第二部件上或上方”的叙述，其可以是指“第一部件与第二部件直接接触”，也可以是指“第一部件与第二部件之间还存在有其他部件”，致使第一部件与第二部件并不直接接触。此外，本发明中的各种实施例可能使用重复的元件符号和/或文字标记。使用这些重复的元件符号与文字注记是为了使叙述更简洁和明确，而非用以指示不同的实施例及/或配置之间的关联性。
63.另外，针对本发明中所提及的空间相关的叙述词汇，例如：“在...之下”、“在...之上”、“低”、“高”、“下方”、“上方”、“之下”、“之上”、“底”、“顶”和类似词汇时，为便于叙述，其用法均在于描述图式中一个部件或特征与另一个(或多个)部件或特征的相对关系。除了图式中所显示的摆向外，这些空间相关词汇也用来描述半导体结构在制作过程中、使用中以
及操作时的可能摆向。举例来说，当半导体结构被旋转180度时，原先设置于其他部件“上方”的某部件便会变成设置于其他部件“下方”。因此，随着半导体结构的摆向的改变(旋转90度或其它角度)，用以描述其摆向的空间相关叙述也应通过对应的方式予以解释。
64.虽然本发明使用第一、第二、第三等用词，以叙述种种元件、部件、区域、层、及/或区块(section)，但应了解，这些元件、部件、区域、层、及/或区块不应被这些用词所限制。这样的用词仅是用以区分某一元件、部件、区域、层、及/或区块与另一个元件、部件、区域、层、及/或区块，其本身并不意含及代表该元件有任何之前的序数，也不代表某一元件与另一元件的排列顺序、或是制造方法上的顺序。因此，在不背离本发明的具体实施例的范畴下，下列所讨论的第一元件、部件、区域、层、或区块也可以以第二元件、部件、区域、层、或区块等词称之。
65.本发明中所提及的“耦接”、“耦合”、“电连接”一词包含任何直接及间接的电气连接手段。举例来说，若文中描述第一部件耦接于第二部件，则代表第一部件可直接电气连接于第二部件，或通过其他装置或连接手段间接地电气连接至该第二部件。
66.在本发明中，“iii-v族半导体(group iii-v semiconductor)”是指包含至少一iii族元素与至少一v族元素的化合物半导体。其中，iii族元素可以是硼(b)、铝(al)、镓(ga)或铟(in)，而v族元素可以是氮(n)、磷(p)、砷(as)或锑(sb)。进一步而言，“iii-v族半导体”可以包括：氮化镓(gan)、磷化铟(inp)、砷化铝(alas)、砷化镓(gaas)、氮化铝镓(algan)、氮化铟铝镓(inalgan)、氮化铟镓(ingan)、氮化铝(aln)、磷化镓铟(gainp)、砷化铝镓(algaas)、砷化铝铟(inalas)、砷化镓铟(ingaas)、其类似物或上述化合物的组合，但不限于此。此外，根据需求，iii-v族半导体内也可包括掺质，而为具有特定导电型的iii-v族半导体，例如n型或p型iii-v族半导体。
67.下文中所描述的步骤/流程中的特定步骤或是方块层次是为例示。根据设计上的偏好，下文中所描述的步骤/流程中的特定步骤或是方块层次可以被重新排列。进一步而言，部分方块可以被整并或是删除。
68.虽然下文是通过具体实施例以描述本发明，然而本发明的原理也可应用至其他的实施例。此外，为了不致使本发明的精神晦涩难懂，特定的细节会被予以省略，这些被省略的细节是属于所属技术领域中具有通常知识者的知识范围。
69.图1是根据本发明一实施例所绘示的高压半导体结构的俯视示意图。如图1所示，至少一高压半导体结构10可以被设置于基板100上，高压半导体结构10可以包括至少一半导体元件，例如第一高压半导体元件10-1和第二高压半导体元件10-2。根据本发明的一实施例，第一高压半导体元件10-1和第二高压半导体元件10-2可以是在大于600v的源极电压或漏极电压操作的半导体元件，例如是高电子迁移率晶体管，但不限定于此。根据本发明的一实施例，第一高压半导体元件10-1可包括主动区域200、源极电极202、栅极电极204、及漏极电极206。源极电极202、栅极电极204、及漏极电极206可以分别电连接至主动区域200的对应区域。其中，电子信号可以经由源极电极202和漏极电极206而输入、输出主动区域200，通过对栅极电极204施予适当的电压，则可以控制第一高压半导体元件10-1的电流导通程度。类似的，根据本发明的一实施例，第二高压半导体元件10-2可包括主动区域300、源极电极302、栅极电极304、及漏极电极306。源极电极302、栅极电极304、及漏极电极306可以分别电连接至主动区域300的对应区域。由于第一高压半导体元件10-1和第二高压半导体元件
10-2是在高电压下操作，因此第一高压半导体元件10-1和第二高压半导体元件10-2的周围可设置有绝缘掺杂区110，以达到第一高压半导体元件10-1和第二高压半导体元件10-2之间的电绝缘效果。
70.图2是根据本发明一实施例沿着图1的切线a-a’所绘示的高压半导体结构的剖面示意图。如图2所示，根据本发明一实施例，高压半导体结构10可以包括基板100、半导体磊晶层102、半导体阻障层104、绝缘掺杂区110、至少两个半导体盖层210、310、层间介电层112、至少两个栅极电极204、304，但不限定于此。
71.根据本发明的一实施例，基板100可以包括基材100c及覆盖基材100c的复合材料层100m。其中，基材100c的组成可以是碳化硅(sic)、氧化铝(al2o3)、蓝宝石(sapphire)、氮化铝或其组合的陶瓷材料。复合材料层100m可以沿着基材100c的表面而设置，例如是分别顺向性地设置于基材100c的顶面及基材100c的底面，或甚至设置于基材100c的侧面，但不限定于此。各复合材料层100m可包括堆叠的绝缘层及晶种层。根据本发明的一实施例，对于分别位于基材100c的顶面及底面的复合材料层100m而言，在沿着远离基材100c的方向上，复合材料层100m各自可依序包括第一绝缘层、晶种层、及第二绝缘层。其中，第一绝缘层和第二绝缘层可以分别是单一或多层的绝缘材料层，例如氧化物、氮化物、氮氧化物、或其他合适的绝缘材料，而晶种层可以是半导体材料，例如硅，但不限定于此。根据本发明的一实施例，在沿着远离基材100c的方向上，各复合材料层100m可包括依序堆叠的氧化物层、半导体层、氮化物层、及氧化物层，但不以此为限。对于基材100c为陶瓷基底的情形，由于其机械强度高于单晶硅基底，因此基板100便不易发生破裂或弯曲的情形。此外，由于陶瓷基底的电绝缘性高于单晶硅基底，因此基板100可承受较高的电压。
72.根据本发明的一实施例，对于第一高压半导体元件10-1和第二高压半导体元件10-2均为高电子迁移率晶体管的情形，半导体磊晶层102和基板100之间可以选择性地设置氮化物层、超晶格层(super lattice layer)、及高电阻层，但不限定于此。其中，氮化物层可以被设置于基板100上，其具有较少的晶格缺陷，因此可以增进设置于氮化物层上的半导体层(例如：半导体磊晶层102)的磊晶品质。超晶格层可用以降低基板100和设置于超晶格层上的半导体层(例如：半导体磊晶层102)之间的晶格不匹配(lattice mismatch)的程度，以及降低晶格不匹配所产生的应力。高电阻层相较于其他的半导体层具有较高的电阻率，因此可避免设置于高电阻层上的半导体层(例如：半导体磊晶层102)和基板100间产生漏电流。
73.半导体磊晶层102可包含一层或多层iii-v族半导体层，且iii-v族半导体层的成份可以是gan、algan、ingan或inalgan，但不限定于此。根据本发明的一实施例，半导体磊晶层102从下至上可以包括半导体缓冲层及半导体通道层。半导体通道层为未掺杂的iii-v族半导体，例如是未掺杂的gan(undoped-gan,u-gan)。根据本发明的一实施例，半导体通道层也可以是被掺杂的一层或多层iii-v族半导体层，例如是p型的iii-v族半导体层。对p型的iii-v族半导体层而言，其掺质可以是cd、fe、mg或zn，但不限定于此。
74.半导体阻障层104可包含一层或多层iii-v族半导体层，且其组成会不同于半导体通道层的iii-v族半导体。举例来说，半导体阻障层104可包含aln、alyga
(1-y)
n(0＜y＜1)或其组合。根据一实施例，半导体阻障层104可以是n型iii-v族半导体，例如是本质上为n型的algan层，但不限定于此。
75.此外，根据本发明一实施例，半导体磊晶层102上部的半导体通道层可以直接接触半导体阻障层104，因此半导体磊晶层102邻近于半导体阻障层104的区域可以形成载子流通区域，例如是二维电子气(2-deg)区域。半导体盖层210、310可以互相分离，且各自可以是一层或多层的p型iii-v族半导体层，例如是p型的gan层，且掺质可以是选自mg、cd或zn等金属掺质。
76.绝缘掺杂区110可以位于半导体盖层210、310两侧的半导体磊晶层102及半导体阻障层104中，且绝缘掺杂区110较佳会位于两互相分离的半导体盖层210、310之间，而不会和半导体盖层210、310重叠。根据本发明的一实施例，形成绝缘掺杂区110的方式可以例如是通过施加外部能量以破坏半导体磊晶层102与半导体阻障层104的晶格，或是通过施行离子注入制程，以将特定的非导体掺质注入半导体磊晶层102及半导体阻障层104中。上述用于形成绝缘掺杂区110的掺质可以包括氦、氩、氮、磷、砷、氧或其组合，但不限定于此。
77.层间介电层112可以被设置于绝缘掺杂区110上，且覆盖半导体盖层210、310。层间介电层112中可选择性的还设置互连结构，以电连接至半导体盖层210、310或半导体阻障层104，但不限定于此。
78.栅极电极204、304可以设置于层间介电层112的顶面，并且电连接至对应的半导体盖层210、310。根据本发明一实施例，栅极电极204、304以及设置于第一高压半导体元件10-1和第一高压半导体元件10-2内的其他电极，例如源极电极及漏极电极，为导电材料，例如是au、ni、pt、pd、ir、ti、cr、w、al、cu、tan、tin、wsi2、前述的组合或类似材料。
79.图3是根据本发明一实施例所绘示的高压半导体结构的俯视示意图。如图3所示，类似图2的实施例所示的高压半导体结构10，图3所示的高压半导体结构10除了包括绝缘掺杂区110之外，还包括围绕高压半导体元件10-1、10-2的主动区域200、300的绝缘柱120。根据本发明的一实施例，绝缘柱120可以围绕主动区域200、300周边。根据本发明的一实施例，绝缘柱120可以包括多个绝缘柱(或称为子绝缘柱)，使得绝缘柱可以分离设置，并各自围绕主动区域200及主动区域300的周边。在本发明的一实施例，形成绝缘柱120的时点可以早于形成栅极电极204、304、源极电极202、302、或漏极电极206、306的时点，以确保绝缘柱120的深宽比(aspect ratio)。通过将绝缘柱120和绝缘掺杂区110的尺寸设定于特定范围，即可达到最佳的电性表现，后续表1将更进一步说明。
80.图4是根据本发明一实施例沿着图3的切线a-a’所绘示的高压半导体结构的剖面示意图。如图4所示，根据本发明一实施例，绝缘柱120可以包括多个绝缘柱，例如第一绝缘柱120_1、第二绝缘柱120_2、及第三绝缘柱120_3。绝缘柱120可以位于高压半导体元件10-1、10-2之间，例如是位于半导体盖层210、310之间。此外，绝缘柱120不限于只位于半导体盖层210或半导体盖层310的一侧，绝缘柱120也可位于半导体盖层210或半导体盖层310的两侧，或进一步围绕半导体盖层210或半导体盖层310的周边。根据本发明一实施例，第一绝缘柱120_1、第二绝缘柱120_2、及第三绝缘柱120_3的至少其中之一可以贯穿绝缘掺杂区110及复合材料层100m，并直接接触绝缘掺杂区110及基材100c。根据本发明一实施例，当绝缘掺杂区110被设置于半导体阻障层104及半导体磊晶层102中，第一绝缘柱120_1、第二绝缘柱120_2、及第三绝缘柱120_3可以被视为是同时贯穿半导体阻障层104及半导体磊晶层102。绝缘柱120可以是单层结构或是复合结构，例如是仅包含绝缘材料的单层结构，或是同时包含绝缘材料及埋设于绝缘材料中的导电材料的复合结构，但不限定于此。根据本发明
一实施例，第一绝缘柱120_1、第二绝缘柱120_2、及第三绝缘柱120_3可以各自具有一宽度l1、l2、l3，且第一绝缘柱120_1及第三绝缘柱120_3和半导体盖层210及半导体盖层310之间可以分别具有间距s1、间距s4，而第一绝缘柱120_1、第二绝缘柱120_2、及第三绝缘柱120_3之间可以具有间距s2、间距s3。根据本发明一实施例，第一绝缘柱120_1、第二绝缘柱120_2、及第三绝缘柱120_3可以等距分布，也即间距s2等于间距s3。根据本发明一实施例，绝缘柱120的宽度l1、l2、l3可以小于绝缘柱120间的间距s2、s3。
81.根据本发明的一实施例，绝缘柱120的形成时点可以是在形成绝缘掺杂区110之后，但在形成层间介电层112之前，但不限定于此。举例而言，在施行离子注入制程，以形成绝缘掺杂区110之后，可以利用光微影及蚀刻等制程，以在绝缘掺杂区110内形成至少一沟渠，且沟渠的底部深度可深达基材100c的顶面，致使基材100c暴露出于沟渠。之后，可以施行适当的沉积制程，例如化学气相沉积制程或旋转涂布制程，以在沟渠内填满绝缘材料，而形成如图4所示的绝缘柱120。后续可以进一步在绝缘柱120上形成层间介电层112，以及在层间介电层112的表面形成至少一电极，例如栅极电极204、304。
82.根据本发明的一实施例，为了进一步降低基板100的厚度，可以在层间介电层112的表面形成电极之后，对基板100的背面施行减薄制程(grinding)，以完全去除位于基材100c底面的复合材料层100m，或进一步去除部分的基材100c，直到基板100减薄至预定的厚度。
83.根据本发明的一实施例，提供了一种高压半导体结构的操作方法。首先，提供高压半导体结构，例如是图1、图2或图3、图4所示的高压半导体结构10。之后，可以在环境温度在特定区间的情况下，施加电子信号至高压半导体结构10。根据一示例，可以在环境温度落于15℃至300℃的区间内的条件下，对第一高压半导体元件10-1的漏极电极202施加高于200伏特(v)的电压，并测量自第二高压半导体元件10-2的漏极电极302传递出的电流大小。根据另一示例，可以在环境温度落于15℃至300℃的区间内的条件下，对第一高压半导体元件10-1的漏极电极202施加由-800v渐增至800v内的电压，并测量第二高压半导体元件10-2的id和vg的关系。
84.以下就本发明的高压半导体结构的电性表现进行相应的描述。其中，高压半导体结构的结构可以是例如是图1、图2或图3、图4所示的高压半导体结构10，且高压半导体元件10-1、10-2均为高电子迁移率晶体管。
85.根据本发明的一实施例，可以在25℃环境温度下，分别对如图2和图4所示的第一高压半导体元件10-1的漏极电极202施加高于200v至800v的电压，并测量自第二高压半导体元件10-2的漏极电极302传递出的电流数值。此外，针对图2所示的高压半导体结构，可以调整相邻高压半导体元件10-1、10-2之间的绝缘掺杂区110的横向尺寸，使绝缘掺杂区110具有不等的横向尺寸，并针对相应的高压半导体结构10进行上述测量。类似的，针对图4所示的高压半导体结构，可以调整绝缘柱120的数量，并针对相应的高压半导体结构10进行上述测量。上述测量的结果记载于下表1中。
86.表1
[0087][0088]
注1：绝缘柱数量是指两相邻高压半导体元件之间的绝缘柱数量注2：整体绝缘区宽度是指高压半导体结构中两相邻主动区域之间的整体绝缘区宽度
[0089]
注3：当一高压半导体元件的漏极输出指定电流数值时，应施加至相邻高压半导体元件的漏极的电压数值
[0090]
根据表1所述的结果，可以得知当高压半导体结构10包括绝缘掺杂区110，或同时包括绝缘掺杂区110及绝缘柱120时，要对高压半导体元件10-1的漏极电极202施加至少950v的电压，相邻的高压半导体元件10-2的漏极电极302才会产生1na的电流。此外，对于同时包括绝缘掺杂区110及绝缘柱120的高压半导体结构10，其耐压能力会高于只包括绝缘掺杂区110的高压半导体结构10。又，当绝缘柱120的数量达到2时，其耐压能力即达到饱和，因此为了避免绝缘柱120占据过多的晶粒面积，可以将绝缘柱120和绝缘掺杂区110的尺寸设定于特定范围，即可达到最佳的电性表现。
[0091]
根据本发明的一实施例，可以在25℃环境温度下，分别对如图2和图4所示的第一高压半导体元件10-1的漏极电极202施加-200v至200v的电压，并测量第二高压半导体元件10-2的id和vg的关系。测量的结果分别记载于图5和图6中。图5和图6是本发明实施例的高压半导体结构在常温下的电性特性。其中，图5系对应于图2所示的高压半导体结构10的电性特性，而图6对应于图4所示的高压半导体结构10的电性特性。如图5和图6所示，无论施加至第一高压半导体元件10-1的漏极电极202的电压大小为何，第二高压半导体元件10-2的id和vg的关系可以实质上维持固定。换言之，第二高压半导体元件10-2的阈值电压不会因为施加至第一高压半导体元件10-1的电压而产生变动。
[0092]
类似的，根据本发明的一实施例，可以在150℃环境温度下，分别对如图2和图4所示的第一高压半导体元件10-1的漏极电极202施加-500v至500v的电压，并测量第二高压半导体元件10-2的id和vg的关系。测量的结果分别记载于图7和图8中。图7和图8是本发明实施例的高压半导体结构在高温下的电性特性。其中，图7对应于图2所示的高压半导体结构10的电性特性，而图8对应于图4所示的高压半导体结构10的电性特性。如图7所示，当对第一高压半导体元件10-1的漏极电极202施加负电压或正电压时，第二高压半导体元件10-2的id和vg的关系会产生变动，换言之，第二高压半导体元件10-2的阈值电压会因为施加至第一高压半导体元件10-1的电压而产生变动。此外，随着施加至第一高压半导体元件10-1的电
压逐渐增加，第二高压半导体元件10-2的阈值电压的偏移程度会更显著。相较之下，如图8所示，无论对第一高压半导体元件10-1的漏极电极202施加的电压数值为何，第二高压半导体元件10-2的id和vg的关系可以实质上维持固定。换言之，第二高压半导体元件10-2的阈值电压不会因为施加至第一高压半导体元件10-1的电压而产生变动。
[0093]
图9是根据本发明一实施例所绘示的芯片结构的俯视示意图。如图9所示，芯片结构1可以被设置于晶圆的芯片区a中，而芯片区a的四周可以被切割道区b围绕。芯片结构1中可以包括至少一个高压半导体元件20及低压半导体元件(例如：逻辑运算元件30或内存元件40)，且高压半导体元件20可以被绝缘区22包围。其中，高压半导体元件20可以是上述实施例所述的高电子迁移率晶体管，而绝缘区22内可以设置上述绝缘掺杂区及/或绝缘柱。
[0094]
图10是根据本发明一实施例所绘示的芯片结构的俯视示意图。图10中的芯片结构1和图9中的芯片结构1的差异主要在于，图10中的芯片结构1可以包括至少两个高压半导体元件20，且高压半导体元件20各自可以被绝缘区22包围。
[0095]
图11是根据本发明一实施例沿着图10的切线b-b’所绘示的高压半导体结构的剖面示意图。如图11所示，根据本发明一实施例，各高压半导体元件20由下至上可以包括基板100、含硅半导体层101、半导体磊晶层102、半导体阻障层104、及半导体盖层210、310，且半导体通道层105和半导体阻障层104之间的接口可存在二维电子气(如虚线标示处)。此外，相邻的高压半导体元件20可以通过导线320，以将某一高压半导体元件20的源极电极302串联至另一高压半导体元件20的漏极电极206，但不限定于此。根据本发明一实施例，相邻高压半导体元件20之间和外围可以设置绝缘掺杂区110和绝缘柱120。其中，绝缘掺杂区110可以是经由掺杂或破坏半导体阻障层104、半导体通道层105、及/或部分半导体缓冲层103而得。绝缘柱120的上部可以被设置于绝缘掺杂区110中，绝缘柱120的下部可以贯穿半导体缓冲层103及含硅半导体层101，或进一步贯穿复合材料层100m。
[0096]
根据上述实施例，通过在高压半导体结构中设置绝缘掺杂区，或是同时设置绝缘掺杂区及绝缘柱，可以避免高压半导体结构中的高压半导体元件影响其他的高压半导体元件及低压半导体元件的电性表现。此外，对于包括绝缘掺杂区及绝缘柱的高压半导体结构，高压半导体结构在高温下更不容易发生阈值电压偏移的问题。
[0097]
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。