一种适用于数字LDO的时钟产生电路

一种适用于数字ldo的时钟产生电路
技术领域
1.本发明涉及集成电路电源管理技术领域，具体是一种适用于数字ldo的时钟产生电路。


背景技术：

2.低压差线性稳压器(low dropout regulator,ldo)是电源管理芯片的重要组成部分，负责为后级电路提供稳定的直流电压。根据环路控制方式不同，ldo可以分为模拟ldo与数字ldo。模拟ldo依靠误差放大器、功率管及分压网络构成的负反馈环路，实现输出电压的稳定。随着电源电压的降低，误差放大器增益和带宽受限制。低于1v电源情况下，模拟ldo的性能将面临严峻挑战。数字ldo根据比较器的输出状态来调整功率管开启数目，实现输出电压稳定。相对于模拟ldo，数字ldo的工作电压更低，更适用于亚1v电源环境。
3.瞬态响应速度是数字ldo的一个关键性能指标，体现了ldo电路在负载突变下的恢复能力，其主要取决于ldo电路的时钟频率和功率管控制方法。为了提升数字ldo瞬态特性，通常采用10mhz以上的高频时钟信号。时钟由ldo外部的高频振荡器产生，通过数字i/o端口接入数字ldo。同时，引入粗细调节、比例-积分-微分(pid)控制等功率管控制方式，以进一步缩短瞬态恢复时间，改善数字ldo瞬态响应特性。但上述外接时钟信号的设计方案，需要额外的振荡器电路以及外接的i/o端口，增加了整个芯片面积与成本。此外，外部高频振荡器与数字ldo的连线还会增加时钟信号的时延，降低时钟的频率和整个数字ldo的工作速度。
4.如何提高瞬态响应特性成为数字ldo电路设计难点。内建时钟是一种有效解决方法，即数字ldo的高频时钟信号由ldo内部的逻辑电路生成。该方案可以避免数字i/o端口开销，也无需额外的高频信号振荡器。


技术实现要素：

5.本发明所要解决的技术问题是，针对现有技术的不足，提出一种适用于数字ldo的时钟产生电路，该时钟产生电路是一种可复用性高的数字ldo时钟生成电路，高频时钟由内部电路产生，无需外接时钟信号，生成的时钟信号链以流水线模式在前一个模块信号处理完毕后，自动触发生成下一个模块的工作脉冲，大幅加快了电路运行速度，减小了静态功耗，避免了工艺-电压-温度(pvt)造成的信号采样错误问题。面对不同工艺角和不同负载变化，数字ldo电路能够实现快速瞬态响应。
6.本发明解决上述技术问题所采用的技术方案为：一种适用于数字ldo的时钟产生电路，包括启动模块、状态比较模块和时钟稳定模块；
7.所述的启动模块包括第一d触发器和第一驱动器，所述的第一d触发器的复位信号端和所述的第一驱动器的输入端连接启动信号，所述的第一d触发器的输入端连接电源地，所述的第一驱动器的输出端连接所述的第一d触发器的时钟输入端；
8.所述的状态比较模块包括第一输入端、第二输入端、第三输入端、第四输入端、第
二驱动器、第三驱动器、第四驱动器、第五驱动器、第一异或门、第二异或门、第三异或门、第四异或门、第一或非门、第二或非门和与非门，所述的第一异或门的一个输入端和所述的第二驱动器的输入端连接所述的第一输入端，所述的第二驱动器的输出端连接所述的第一异或门的另一个输入端；所述的第二异或门的一个输入端和所述的第三驱动器的输入端连接所述的第二输入端，所述的第三驱动器的输出端连接所述的第二异或门的另一个输入端；所述的第三异或门的一个输入端和所述的第四驱动器的输入端连接所述的第三输入端，所述的第四驱动器的输出端连接所述的第三异或门的另一个输入端；所述的第四异或门的一个输入端和所述的第五驱动器的输入端连接所述的第四输入端，所述的第五驱动器的输出端连接所述的第四异或门的另一个输入端；所述的第一异或门的输出端和所述的第二异或门的输出端分别连接所述的第一或非门的两个输入端，所述的第三异或门的输出端和所述的第四异或门的输出端分别连接所述的第二或非门的两个输入端，所述的第一或非门的输出端和所述的第二或非门的输出端分别连接所述的与非门的两个输入端；
9.所述的时钟稳定模块包括或门、第六驱动器、反相器、第三或非门、第二d触发器和第七驱动器，所述的或门的两个输入端分别连接所述的与非门的输出端和所述的第一d触发器的输出端，所述的或门的输出端分别连接所述的第六驱动器的输入端和所述的第三或非门的一个输入端，所述的第六驱动器的输出端连接所述的反相器的输入端，所述的反相器的输出端连接所述的第三或非门的另一个输入端，所述的第三或非门的输出端连接所述的第二d触发器的时钟输入端，所述的第二d触发器的输入端连接电源，所述的第二d触发器的复位信号端连接输入信号，所述的第二d触发器的输出端连接所述的第七驱动器的输入端，所述的第七驱动器的输出端生成的时钟信号即为适用于数字ldo的高频率时钟信号。
10.本发明为适用于数字ldo的时钟产生电路，电路中的启动模块作为整个电路的启动信号，生成第一个时钟，保证电路能够正常启动；状态比较模块通过工作状态比较，对比第一输入端、第二输入端、第三输入端、第四输入端前后工作状态是否发生变化，生成上电信号；时钟稳定模块根据第六驱动器和反相器构成的反相延时单元与第三或非门生成的时钟信号，驱动第二d触发器生成后续数字ldo电路所需高频率时钟信号。
11.与现有技术相比，本发明具有如下优点：
12.(1)本发明时钟产生电路生成的时钟频率由电路整体延时大小决定，通过状态比较模块对比电路前后状态，自动生成高频时钟信号。时钟频率可高达300mhz，可以有效地增强数字ldo电路的瞬态响应特性。
13.(2)本发明时钟产生电路采用自循环的方式控制数字ldo工作，高频时钟由内部电路产生，消除了数字ldo电路对外部时钟信号依赖。生成的时钟信号链以流水线模式在前一个模块信号处理完毕后，自动触发生成下一个模块的工作脉冲，大幅加快电路运行速度，减小了电路的静态功耗，也避免了pvt造成的信号采样错误问题。面对不同工艺角和不同负载变化，数字ldo电路能够实现快速瞬态响应。
附图说明
14.图1为实施例中时钟产生电路的电路结构示意图；
15.图2为实施例中时钟产生电路的时钟特性曲线。
具体实施方式
16.以下结合附图实施例对本发明作进一步详细描述。
17.实施例1的适用于数字ldo的时钟产生电路，如图1所示，包括启动模块、状态比较模块和时钟稳定模块。
18.启动模块包括第一d触发器ff1和第一驱动器buf1，第一d触发器ff1的复位信号端set和第一驱动器buf1的输入端连接启动信号st(即上电信号)，第一d触发器ff1的输入端d连接电源地，第一驱动器buf1的输出端连接第一d触发器ff1的时钟输入端clk。
19.状态比较模块包括第一输入端p1、第二输入端p2、第三输入端p3、第四输入端p4、第二驱动器buf2、第三驱动器buf3、第四驱动器buf4、第五驱动器buf5、第一异或门xor1、第二异或门xor2、第三异或门xor3、第四异或门xor4、第一或非门nor1、第二或非门nor2和与非门nand，第一异或门xor1的一个输入端和第二驱动器buf2的输入端连接第一输入端p1，第二驱动器buf2的输出端连接第一异或门xor1的另一个输入端；第二异或门xor2的一个输入端和第三驱动器buf3的输入端连接第二输入端p2，第三驱动器buf3的输出端连接第二异或门xor2的另一个输入端；第三异或门xor3的一个输入端和第四驱动器buf4的输入端连接第三输入端p3，第四驱动器buf4的输出端连接第三异或门xor3的另一个输入端；第四异或门xor4的一个输入端和第五驱动器buf5的输入端连接第四输入端p4，第五驱动器buf5的输出端连接第四异或门xor4的另一个输入端；第一异或门xor1的输出端和第二异或门xor2的输出端分别连接第一或非门nor1的两个输入端，第三异或门xor3的输出端和第四异或门xor4的输出端分别连接第二或非门nor2的两个输入端，第一或非门nor1的输出端和第二或非门nor2的输出端分别连接与非门nand的两个输入端。
20.时钟稳定模块包括或门or、第六驱动器buf6、反相器inv、第三或非门nor3、第二d触发器ff2和第七驱动器buf7，或门or的两个输入端分别连接与非门nand的输出端和第一d触发器ff1的输出端q，或门or的输出端分别连接第六驱动器buf6的输入端和第三或非门nor3的一个输入端，第六驱动器buf6的输出端连接反相器inv的输入端，反相器inv的输出端连接第三或非门nor3的另一个输入端，第三或非门nor3的输出端连接第二d触发器ff2的时钟输入端d，第二d触发器ff2的输入端d连接电源v
dd
，第二d触发器ff2的复位信号端set连接输入信号com(即为数字ldo中判断比较器完成的信号)，第二d触发器ff2的输出端q连接第七驱动器buf7的输入端，第七驱动器buf7的输出端生成的时钟信号clk即为适用于数字ldo的高频率时钟信号。
21.第一d触发器ff1和第二d触发器ff2均为上升沿触发的d触发器。
22.上述适用于数字ldo的时钟产生电路工作过程中，功率管栅极状态发生改变便可生成时钟。数字ldo稳压时输出电压不断在参考电压附近波动，比较器每比较完成后，控制端根据比较器的输出信号调整功率管开启数目，功率管开启数目发生变化后生成时钟，时钟再驱动比较器比较参考电压与输出电压的差异，以此形成循环，电路持续工作。
23.上述适用于数字ldo的时钟产生电路采用自时钟的方式控制数字电路的工作。数字ldo电路内部逻辑生成比较器的时钟，与静态比较器和压控振荡器相比，不需要外部时钟，降低了静态功耗。生成的时钟信号链以流水线的模式在前一个模块信号处理完毕后，触发生成下一个模块的工作脉冲，大幅加快电路运行速度，同时pvt变化只会影响信号的传输延时，避免了信号采样错误问题。
24.上述适用于数字ldo的时钟产生电路的时钟生成特性曲线如图2所示，当启动信号st从0上电为1后，第一个时钟产生；当第一输入端p1、第二输入端p2、第三输入端p3、第四输入端p4中任意输入端的工作状态发生改变后，下一个时钟生成。时钟频率只与电路延时的大小有关，电源电压为0.6v时，从输入发生跳变到时钟生成间隔仅为3ns，生成的时钟频率可高达300mhz，能够良好地增强数字ldo瞬态响应特性，减少外部振荡器来产生时钟。