芯片及其制作方法与流程

1.本技术涉及半导体集成电路制造工艺，尤其涉及芯片及其制作方法。


背景技术：

2.随着信息社会的快速发展，作为信息产业的最基础的半导体器件也相应地朝着高性能、低成本方向发展，使得其中半导体二极管的市场规模、电性能大幅度提升。无论市场需求，还是器件制造商都迫切期待新的二极管芯片工艺的出现，以满足低成本、高性能的需要。
3.将芯片面积小型化是一种发展趋势，目前已经将芯片的尺寸做到了0.28*0.28mm；但是将芯片小型化后必然牺牲电流特性，使得芯片在单位面积内的电流能力降低，导致芯片内的正向压降提高。


技术实现要素：

4.本技术的目的是提供芯片及其制作方法，以降低芯片内的正向压降。
5.本技术公开了一种芯片，包括硅片、外延层和势垒层，所述硅片的其中一面上设有沟槽，所述外延层设置在所述硅片中设有沟槽的一面上，且覆盖所述沟槽；所述势垒层设置在所述外延层上，且覆盖所述沟槽；所述势垒层、势垒层正下方的外延层形成势垒区。
6.可选的，所述沟槽的数量为多个，多个所述沟槽阵列排布。
7.可选的，所述沟槽的形状为六边型、正方形、长方形、圆形中的一种或多种。
8.可选的，所述沟槽的宽度与相邻两个所述沟槽之间的间距相等。
9.可选的，所述外延层的顶部平齐。
10.可选的，所述沟槽的深度为1-5um。
11.本技术还公开了一种上述芯片的制作方法，包括步骤：
12.在硅片上形成蚀刻阻挡层；
13.对所述蚀刻阻挡层进行蚀刻，形成蚀刻阻挡层图案；
14.在所述蚀刻阻挡层图案露出的硅片表面进行蚀刻，以在所述露出的硅片表面形成沟槽；以及
15.在所述硅片中设有沟槽的一面上，依次形成覆盖所述沟槽的外延层和势垒层。
16.可选的，所述在蚀刻阻挡层图案露出的硅片表面进行蚀刻，以在所述露出的硅片表面形成沟槽，还包括蚀刻掉全部所述蚀刻阻挡层图案的步骤。
17.可选的，所述在硅片上形成蚀刻阻挡层，具体包括：
18.分别将高纯单晶硅片的其中一面和低纯单晶硅片的其中一面进行抛光处理；
19.将所述高纯单晶硅片的抛光面与所述低纯单晶硅片的抛光面进行键合，以形成键合硅片；
20.将所述键合硅片的高纯单晶硅片面进行抛光处理；以及
21.在抛光处理后的所述高纯单晶硅片面上形成所述蚀刻阻挡层。
22.可选的，所述蚀刻阻挡层包括氧化硅薄膜。
23.本技术通过在芯片中硅片的表面设置沟槽，使得芯片中后续设置在硅片上的外延层会有部分沉积在沟槽中，使得外延层的底部面积增大，进而增大了整个势垒区的面积，相对于目前不在外延层背面设置挖槽的方案来说，本技术中的势垒区的面积增大，进而使得势垒区可以承受的电流密度增加，导致芯片的正向压降降低，这样在相同的芯片尺寸下，本技术由于正向压降较低，就有了明显的优势，使得产品竞争力得到了提高。
附图说明
24.所包括的附图用来提供对本技术实施例的进一步的理解，其构成了说明书的一部分，用于例示本技术的实施方式，并与文字描述一起来阐释本技术的原理。显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。在附图中：
25.图1是本技术一实施例提供的一种芯片的示意图；
26.图2是本技术一实施例提供的一种硅片上沟槽深度与外延层厚度关系的示意图；
27.图3是本技术一实施例提供的芯片中的硅片示意图
28.图4是本技术一实施例提供的一种硅片中沟槽排列的示意图；
29.图5是本技术一实施例提供的一种沟槽的平面示意图；
30.图6是本技术一实施例提供的一种芯片制作方法的流程图；
31.图7是本技术一实施例提供的一种硅片的键合阻值与硅片表面粗糙度之间关系的示意图；
32.图8是本技术一实施例提供的一种硅片表面片抛光深度与硅片表面缺陷分布的示意图；
33.图9是本技术一实施例提供的一种硅片的键合阻值与加热时间之间关系的示意图。
34.其中，100、芯片；200、硅片；210、低纯单晶硅片；220、高纯单晶硅片；230、外延层；240、势垒层；250、沟槽；260势垒区。
具体实施方式
35.需要理解的是，这里所使用的术语、公开的具体结构和功能细节，仅仅是为了描述具体实施例，是代表性的，但是本技术可以通过许多替换形式来具体实现，不应被解释成仅受限于这里所阐述的实施例。
36.在本技术的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示相对重要性，或者隐含指明所指示的技术特征的数量。由此，除非另有说明，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征；“多个”的含义是两个或两个以上。术语“包括”及其任何变形，意为不排他的包含，可能存在或添加一个或更多其他特征、整数、步骤、操作、单元、组件和/或其组合。
37.另外，“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系的术语，是基于附图所示的方位或相对位置关系描述的，仅是为了便于描述本技术的简化描述，而不是指示所指的装置或元件必须具有特定的方位、
以特定的方位构造和操作，因此不能理解为对本技术的限制。
38.此外，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，或是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本技术中的具体含义。
39.下面参考附图和可选的实施例对本技术作详细说明。
40.如图1所示，是一种芯片的示意图，作为本技术的一实施例，公开了一种芯片100，所述芯片100包括硅片200，以及设置在所述硅片200上的外延层230、势垒层240和其它功能器件，所述硅片200的其中一面上设置有沟槽250，所述外延层230设置在所述硅片200中设有沟槽250的一面上，且覆盖所述沟槽250；所述势垒层240设置在所述外延层230上，且覆盖所述沟槽250；所述势垒层240、势垒层240正下方的外延层230形成势垒区260。本技术通过在硅片200的一面上设置沟槽250，即在外延层230背面设置沟槽250，使得势垒层240形成后，整个势垒区260的面积增大，进而使得势垒层240可以承受的电流密度增加，由公式p＝i2r可知功率也会变大，从而提高芯片100的性能；另外由公式u＝2vt(w/2ld)2可知,其中公式中vt是常数为0.026v,w是高阻区n-的宽度，ld是扩散长度，本案中w没有变化，ld表示势垒区的表面积，当ld增大，使得芯片的正向压降u降低；以肖特基二极管为例，如果肖特基二极管在正常导通时只要0.45v,如果正向压降大了，需要0.7v才能导通，意味着需要更多的电能。因此本技术通过减小芯片100的正向压降，从而使得更小的电能就可以导通芯片100中的器件，这样相同的芯片尺寸下，本技术中芯片100的正向压降更低，具有明显的优势，使得产品竞争力得到了提高。
41.现有技术通常在外延层的正面设置沟槽(在外延层上方的膜层中设置沟槽)，达到增强耐压的效果，而本技术将沟槽做在硅片上，即外延层的背面，这样能够有效增加电流密度。从下表1可看出，当芯片的尺寸相同的情况下，当外延层的背面有沟槽时，电流能力提高，使得电流密度也提高，导致正向电压降低，这是在外延层正面设置凹槽所不能达到的。
42.芯片面积工艺特点电流能力vf正向电压40mile外延层背面无沟槽@36v 1a0.455v40mile外延层背面有沟槽@36v 2a0.446v
43.表1：外延层背面有无沟槽时对应的电流密度和正向电压
44.如图2所示，是一种硅片上沟槽深度与外延层厚度关系的示意图，由图2可知，当沟槽的深度越大时，外延层的厚度越厚；而在芯片制造中，外延层的厚度越厚会导致芯片的制作成本提高。结合表2所示，本技术中沟槽的深度在1-5um时，外延层的厚度能够满足使用需求，且同时电压分布范围小，有利于降低电压损耗，并减小外延层的成本占比；进一步的，沟槽的深度在1-2um之间，此时图2中的线段坡度最缓，外延层厚度的生长比较稳定，膜层质量好，因此能够极大地减小外延层的成本。
45.外延层um电压分布范围v外延层与衬底硅成本占比％545-5510012100-20013030200-35016060400-500＞200
46.表2：不同外延层厚度对应的电压和成本
47.如图3所示，是一种硅片200的示意图，所述硅片200的表面设有沟槽250，只通过对硅片200表面的设置，不需要改变芯片100中其它膜层和器件的制程，就能够增加芯片100中势垒区260的面积，避免因为改变芯片100中其它膜层和器件导致出现缺陷问题。
48.具体的，本技术中的硅片200可以是一种键合的硅片，由一个低纯单晶硅片210和一个高纯单晶硅片220键合而成，所述沟槽250设置在所述高纯单晶硅片220的表面，这样能够降低整个高纯单晶硅片的成本。因为现有的芯片晶圆一般是直接选用高纯单晶硅进行加工，由于现有6英寸外延技术制作的高纯硅材料(半导体级别单晶硅材料纯度为9n，单晶硅的含量不小于99.9999999％)基片厚度625um，而芯片制作完成后最终厚度只要100-300um，无效的硅基厚度浪费了300um以上，而高纯硅材料的成本较高，因此极大地提高了生产成本；本技术通过将一个低纯单晶硅片210和一个高纯单晶硅片220键合形成键合硅片，键合硅片的厚度与原来高纯硅材料基片厚度相当，使得整个键合硅片在厚度上满足加工要求，从而让高纯单晶硅片得以顺利加工，从而减小整个高纯单晶硅片的厚度，由于低纯单晶硅材料(半导体级别单晶硅材料纯度为6n-7n，单晶硅的含量在99.9999％到99.99999％之间)的材料成本低，因此极大地降低了高纯单晶硅片的材料成本。
49.如图4所示，是一种硅片200中沟槽250排列的示意图，所述硅片200表面的沟槽250是呈网格状阵列分布的，即所述硅片200上设有多排沟槽250，相邻两排沟槽250之间的距离相等，且每排沟槽250中相邻两个沟槽250之间的间距相等；且沟槽250布满硅片100的整个表面，这样使得沟槽250的数量较多，且沟槽250的排列均匀，既能够进一步增加势垒层240的面积，又能够保障沟槽250的均匀性，进而保障电流密度的均匀性。当然本技术中的沟槽250还可以无规则分布在硅片200的表面，沟槽250的数量也可以只有一个。而且，如图5所示，是一种沟槽的平面示意图，本技术中沟槽250的形状为蜂巢状，也即正六边形，这样能够使沟槽250的利用率达到较高的程度；当然沟槽250还可以是其它正多边形或者圆形，当沟槽250的形状为方形，相邻两个所述沟槽250之间的间距与所述沟槽250的宽度相等，这样硅片上凹陷和突出的部分比较均匀，能够增加外延层对硅片的吸附效果。另外，本技术中沟槽250的深度为1-5um，由于现有外延层230的厚度一般在5um左右，若沟槽250的深度大于外延层230的厚度，这样位于沟槽250中的外延层230部分会低于硅片200的表面，容易造成外延层230功能缺陷，严重影响芯片100的安全问题。
50.本技术中外延层230的顶部是平齐的，使得后续设置在外延层230上方的势垒层240的厚度均匀，从而使得流经势垒层240的电流密度均匀。
51.如图6所示，是一种芯片制作方法的流程图，作为本技术的另一实施例，还公开了上述芯片100的制作方法，包括步骤：
52.s1：在硅片上形成蚀刻阻挡层；
53.s2：对所述蚀刻阻挡层进行蚀刻，形成蚀刻阻挡层图案；
54.s3：在所述蚀刻阻挡层图案露出的硅片表面进行蚀刻，以在所述露出的硅片表面形成沟槽；
55.s4：在所述硅片中设有沟槽的一面上，依次形成覆盖所述沟槽的外延层和势垒层。
56.在s1步骤中，还包括：
57.s11：分别将高纯单晶硅片的其中一面和低纯单晶硅片的其中一面进行抛光处理；
58.s12：将所述高纯单晶硅片的抛光面与所述低纯单晶硅片的抛光面进行键合，以形成键合硅片；
59.s13：将所述键合硅片的高纯单晶硅片面进行抛光处理；
60.s14：在抛光处理后的所述高纯单晶硅片面上形成所述蚀刻阻挡层。
61.本技术中的硅片是由高纯单晶硅片和低纯单晶硅片键合而成，从而节省了高纯单晶硅片的材料成本，有利于降低成本。
62.在s11步骤中，由于硅片的表面在放置的过程中容易与空气中的氧气接触形成氧化层，或者形成疏水层等杂质层，这样会影响硅片之间的键合；目前常用蚀刻的方法去除硅片表面的杂质层，这样可以同时处理硅片的所有表面，加工速率较快，但是蚀刻方法容易使得蚀刻完的硅片表面不够平整，影响硅片键合的效果。如表3所示，是9组硅片键合实验，未处理的硅片表面存在有氧化层或表面疏水层等杂质层，在高温键合条件下，若两个硅片中两个相贴的表面并未都抛光，会导致键合效果不好。因此本技术通过抛光的方法处理两片硅片的表面，两个抛光面相贴合后能够键合良好。
[0063][0064][0065]
表3：硅硅键合doe实验
[0066]
如图7所示，是一种硅片的键合阻值与硅片表面粗糙度之间关系的示意图，由图可知，当硅片表面的粗糙度越高，硅片之间的键合阻值越大，越不容易键合。本技术中高纯单晶硅片的抛光面的表面粗糙度在1.5-5.5um之间，低纯单晶硅片的抛光面的表面粗糙度在1.5-5.5um之间。当硅片表面的粗糙度处于此范围内时，键合的阻值较低且阻值变化得比较平缓，因此能够带来较好键合效果。
[0067]
如图8所示，是一种硅片表面片抛光深度与硅片表面缺陷分布的示意图，从图中可以看出硅片从外往内依次分为损伤层、划伤层、斑点层、微缺陷层和调整硅平面平整度层，当抛光面的表面粗糙度在1.5-5.5um之间时，对应的硅片表面缺陷分布在微缺陷层和调整硅平面平整度层之间，对应的抛光深度在20-30um之间；因此本技术中将高纯单晶硅的抛光深度和所述低纯单晶硅的抛光深度都在20-30um之间，使得抛光面处于微缺陷层和调整硅平面平整度层之间，此时的键合阻值较低，有利于硅片之间的键合。
[0068]
具体的，本技术将所述高纯单晶硅片的一面和所述低纯单晶硅片的一面先进行粗抛光，再进行精抛光；其中，粗抛光的抛光深度在15-20um之间，精抛光的抛光深度在5-10um之间。这时，粗抛光能够处理掉硅片表面的损伤层、划伤层和斑点层，由于这三层对应的表面粗糙到较高，不利于键合，因此需要都处理掉；而选用粗抛光处理这三层结构是因为粗抛光的抛光速度快，虽然粗抛光的精度不高，但是结合后续的精抛光，既能够以较快的速度对硅片的表面进行抛光处理，又能满足键合时对硅片表面的精度要求。
[0069]
在s11步骤中，高纯单晶硅片的初始厚度在200-400um之间，这样能保证高纯单晶硅片作为芯片基底的性能，同时保障在加工的时候不容易破碎；低纯单晶硅片的初始厚度也可以设置在200-400um之间，与高纯单晶硅片的初始厚度相等，从而提高键合硅片的均匀性。而且对于高纯单晶硅片和低纯单晶硅片进行抛光处理，抛光处理可以清理硅片表面的杂质，还可以改善硅片表面的缺陷问题，防止在高温情况下扩大缺陷，这样可以使得高纯单晶硅片和所述低纯单晶硅片更好的结合。
[0070]
而且，所述高纯单晶硅片和所述低纯单晶硅片都为n型或p型；这样高纯单晶硅片和低纯单晶硅片之间不会产生冲突，对于高纯单晶硅片来说，低纯单晶硅片相当于增加了高纯单晶硅片的高度，使得键合硅片能够正常加工；而不会因为两个硅片是异型导致出现pn结产生其它异常。
[0071]
在s12步骤中，硅片键合需要将高纯单晶硅片和所述低纯单晶硅片预键合并方法键合腔室内，再对键合腔室内部的预键合硅片进行加热处理，并同时通入氮气或氩气，得到键合硅片。如图9所示，是一种硅片的键合阻值与加热时间之间关系的示意图，由图可知，加热时间同样会对键合阻值有影响，当加热时间越长，键合阻值越低，本技术中当预键合硅片处于900-1200℃时，加热时间1-3小时，能够有效降低键合阻值，从而满足键合条件；进一步的，可以将加热时间控制在1.5-2.5h，在此范围内键合阻值较低且变化较缓，既能够提高键合效果又节省加热时间。本技术中在加热的过程中同时通入氮气或氩气；通入氮气或氩气的目的是保护炉管不被污染，从而保证键合质量，防止污染；其中，热处理时间和通入气体的时间是相同的，保障两个硅片充分键合，并且使得高纯单晶硅片和低纯单晶硅片在整个加热过程中都不会受到其它气体的污染。
[0072]
在s2步骤中，蚀刻阻挡层的材料可选用氧化硅，可选用boe(buffered oxide etch，缓冲氧化物刻蚀液)进行蚀刻，boe溶液由氢氟酸(49％)与水或氟化铵与水混合而成。
在s3步骤中对硅片的蚀刻可采用湿法蚀刻或干法蚀刻，采用湿法蚀刻的话蚀刻液可选用硅腐蚀液，其中硅腐蚀液可采用比例为3:2:1的硝酸、氢氟酸和冰乙酸，硅腐蚀液的成本较低，有利于降低蚀刻成本。在s3步骤中，蚀刻完沟槽后，接着蚀刻掉蚀刻阻挡层图案，再进行后续外延层的制作；当然蚀刻阻挡层图案也可以保留，以增加沟槽的深度。在s4步骤中，形成外延层后，通过金属溅射的工艺在外延层的表面形成势垒层。
[0073]
需要说明的是，本方案中涉及到的各步骤的限定，在不影响具体方案实施的前提下，并不认定为对步骤先后顺序做出限定，写在前面的步骤可以是在先执行的，也可以是在后执行的，甚至也可以是同时执行的，只要能实施本方案，都应当视为属于本技术的保护范围。
[0074]
以上内容是结合具体的可选实施方式对本技术所作的进一步详细说明，不能认定本技术的具体实施只局限于这些说明。对于本技术所属技术领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本技术的保护范围。