多级沟槽肖特基二极管的制作方法

1.本技术涉及肖特基二极管技术领域，更具体的，涉及一种多级沟槽肖特基二极管。


背景技术：

2.随着科学技术的不断发展，越来越多的电子设备被广泛的应用于人们的日常生活以及工作当中，为人们的日常生活以及工作带来了巨大的便利，成为当今人们不可或缺的重要工具。
3.电子设备实现各种功能的主要结构是集成电路，而肖特基二极管是集成电路的重要组成电子元件。sic作为近十几年来迅速发展的宽禁带半导体材料，与其它半导体材料，比如si、gan及gaas相比，sic材料具有宽禁带、高热导率、高载流子饱和迁移率、高功率密度等优点。sic可以热氧化生成二氧化硅，使得sic mosfet及sbd(schottky barrier diodes，肖特基二极管) 等功率器件和电路的实现成为可能。自20世纪90年代以来，sic mosfet和 sbd等功率器件已在开关稳压电源、高频加热、汽车电子以及功率放大器等方面取得了广泛的应用。
4.由于碳化硅材料的特性，如果要实现较大注入深度的掺杂，高能量的离子注入会导致其晶格损伤。为了在碳化硅材料中进行较大深度的掺杂区域，需要通过在碳化硅材料中形成深沟槽，通过在深沟槽的表面形成掺杂层作为掺杂区域。但是，由于深沟槽的深度较大，导致所述深沟槽内的掺杂层厚度不均匀，影响器件的性能。


技术实现要素：

5.有鉴于此，本技术提供了一种多级沟槽肖特基二极管，方案如下：
6.一种多级沟槽肖特基二极管，包括：
7.外延片，所述外延片包括半导体基底以及位于所述半导体基底表面上的外延层；
8.设置在所述外延层背离所述半导体基底一侧的深沟槽；所述深沟槽包括在第一方向上依次排布的多个子沟槽；所述第一方向为所述深沟槽的开口指向底部的方向；相邻的两个子沟槽中，靠近所述深沟槽底部的子沟槽的宽度小于远离所述深沟槽底部的子沟槽的宽度；
9.所述深沟槽的侧壁以及底部具有掺杂层；
10.所述外延层背离所述半导体基底一侧表面内具有包围所述深沟槽开口的电场缓冲区，所述电场缓冲区与所述掺杂层接触；
11.位于所述半导体基底背离所述外延层一侧的阴极；
12.位于所述深沟槽内的填充结构以及阳极，所述填充结构位于所述阳极与所述深沟槽的底部之间；
13.其中，所述掺杂层以及所述电场缓冲区均是与所述外延层反型掺杂。
14.优选的，在上述多级沟槽肖特基二极管中，在所述第一方向上，所述深沟槽包括：第一部分深沟槽和第二部分深沟槽；
15.所述阳极填充所述第一部分深沟槽，与所述第一部分沟槽的侧壁欧姆接触；
16.所述填充结构填充所述第二部分深沟槽。
17.优选的，在上述多级沟槽肖特基二极管中，所述深沟槽具有n个所述子沟槽，n为大于1的正整数；
18.在所述第一方向上，所述第一部分深沟槽至少包括前n-1个子沟槽。
19.优选的，在上述多级沟槽肖特基二极管中，所述第一部分深沟槽还包括部分第n个子沟槽。
20.优选的，在上述多级沟槽肖特基二极管中，所述填充结构为绝缘介质填充结构。
21.优选的，在上述多级沟槽肖特基二极管中，所述填充结构包括：
22.绝缘介质层，所述绝缘介质层覆盖所述第一部分深沟槽的侧壁以及底部；
23.多晶硅填充结构，所述多晶硅填充结构填充所述绝缘介质层之间的间隙。
24.优选的，在上述多级沟槽肖特基二极管中，所述掺杂层位于所述深沟槽底部的部分厚度最大。
25.优选的，在上述多级沟槽肖特基二极管中，所述掺杂层为位于所述深沟槽的侧壁表面内以及底部表面内的离子注入层。
26.通过上述描述可知，本技术技术方案提供的多级沟槽肖特基二极管中，所述多级沟槽肖特基二极管包括：外延片，所述外延片包括半导体基底以及位于所述半导体基底表面上的外延层；设置在所述外延层背离所述半导体基底一侧的深沟槽；所述深沟槽包括在第一方向上依次排布的多个子沟槽；所述第一方向为所述深沟槽的开口指向底部的方向；相邻的两个子沟槽中，靠近所述深沟槽底部的子沟槽的宽度小于远离所述深沟槽底部的子沟槽的宽度；所述深沟槽的侧壁以及底部具有掺杂层；所述外延层背离所述半导体基底一侧表面内具有包围所述深沟槽开口的电场缓冲区，所述电场缓冲区与所述掺杂层接触；位于所述半导体基底背离所述外延层一侧的阴极；位于所述深沟槽内的填充结构以及阳极，所述填充结构位于所述阳极与所述深沟槽的底部之间；其中，所述掺杂层以及所述电场缓冲区均是与所述外延层反型掺杂。
27.由于所述深沟槽的深度较大，会导致深沟槽内的掺杂层厚度在第一方向上逐渐减小，特别是靠近开口位置，由于掺杂层的厚度较薄，避免在此位置产生漏电，以及电场集聚导致的漏电或击穿，可以增强器件的可制造性和可靠性。本技术技术方案通过电场缓冲区实现电压缓冲功能，通过多级沟槽结构，能够避免单一宽度沟槽导致的器件正向导通阻抗与肖特基区耐压以及表面电场可靠性之间的矛盾，进一步增强sbd器件的耐压能力的同时，保持较低的正向导通阻抗。电场缓冲区可以增强器件的工艺容差，避免肖特基接触工艺在开口附近产生漏电，以及电场集聚导致的漏电或击穿问题，增强器件的可制造性和可靠性。
28.而且通过设置在所述深沟槽内的填充结构，能够降低反向恢复损耗，还可以均匀所述深沟槽底部的电场。
附图说明
29.为了更清楚地说明本技术实施例或相关技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据
提供的附图获得其他的附图。
30.本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本技术可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本技术所能产生的功效及所能达成的目的下，均应仍落在本技术所揭示的技术内容得能涵盖的范围内。
31.图1为本技术实施例提供的一种多级沟槽肖特基二极管的结构示意图；
32.图2为本技术实施例提供的另一种多级沟槽肖特基二极管的结构示意图；
33.图3为本技术实施例提供的又一种多级沟槽肖特基二极管的结构示意图；
34.图4-图17为本技术实施例提供的一种多级沟槽肖特基二极管制作方法的工艺流程图。
具体实施方式
35.下面将结合本技术实施例中的附图，对本技术中的实施例进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
36.碳化硅材料由于其特性，离子注入深度只能在1μm深度内，典型深度是 600nm。如果采用更高能量的离子注入，虽然能够增大注入深度，更高能量的离子注入特别是al离子注入，会造成晶格损伤，影响器件的可靠性。
37.可以先形成深沟槽，在深沟槽内形成所需的掺杂层，以实现较大深度的掺杂。如果深沟槽的深度超过1μm，会导致离子注入分布在深沟槽侧壁出现不连续以及靠近深沟槽开口厚度较薄的问题，导致产生器件击穿以及漏电等问题。虽然通过设置宽度由上至下逐渐变大，具有倾斜侧壁的深沟槽能够在一定程度上解决侧壁离子注入不连续以及靠近深沟槽开口厚度较薄的问题，但是，如果侧壁倾斜程度较大会增大元胞面积，影响集成度，如果侧壁倾斜程度较小，对问题改善效果有限，且难以量产制作。
38.采用具有多级沟槽结构的深沟槽能够解决侧壁离子注入分布不均匀的问题，同样无法较好的解决开口位置离子注入深度较薄的问题。
39.为了解决上述问题，本技术实施例技术方案中，采用多级沟槽结构，能够解决侧壁掺杂层不连续的问题，并通过电场缓冲区，能够解决由于开口位置掺杂层厚度较薄导致的可靠性问题。
40.目前碳化硅sbd，尤其是高压sbd器件，其击穿电压和导通电阻的优化设计是互相影响和相互矛盾的，获得高击穿电压一般就很难获得低的导通电阻，特别是平面型jbs(碳化硅结势垒肖特基二极管)器件，高耐压设计时由于p 区的注入深度受到工艺设备的限制，很难实现1um以上结深的p 注入。业界针对这一问题提出了采用沟槽式sbd的结构，可以实现较深的p 构造。然而单一宽度沟槽的sbd结构在沟槽深度与器件正向导通阻抗之间需要折中考虑，而在沟槽间距和沟槽间肖特基区的耐压和表面电场强度之间也需要折中考虑，这给高耐压sbd器件的设计带来矛盾。本技术技术方案提供了一种新颖的多级沟槽结构肖特基二极管，构造出一种新颖的沟槽式sbd器件，能避免器件设计时单一宽度的沟槽结构导致的器件正向导通阻抗与肖特基区耐压及表面电场可靠性之间的矛盾，进一步增强sbd器
件的耐压能力的同时保持较低的正向导通阻抗。
41.为使本技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本技术作进一步详细的说明。
42.如图1所示，图1为本技术实施例提供的一种多级沟槽肖特基二极管的结构示意图，包括：
43.外延片，所述外延片包括半导体基底11以及位于所述半导体基底11表面上的外延层12；
44.设置在所述外延层背离所述半导体基底一侧的深沟槽13；所述深沟槽13 包括在第一方向上依次排布的多个子沟槽131；所述第一方向为所述深沟槽 13的开口指向底部的方向(即图1中由上至下的方向)；相邻的两个子沟槽 131中，靠近所述深沟槽底部的子沟槽131的宽度小于远离所述深沟槽底部的子沟槽131的宽度，即在所述第一方向上，前一级子沟槽131的宽度大于后一级子沟槽131的宽度；
45.所述深沟槽13的侧壁以及底部具有掺杂层14；
46.所述外延层12背离所述半导体基底11一侧表面内具有包围所述深沟槽开口的电场缓冲区15，所述电场缓冲区15与所述掺杂层14接触；
47.其中，所述掺杂层14以及所述电场缓冲区15均是与所述外延层12反型掺杂。
48.设定与电场缓冲区15直接接触的子沟槽131的深度为t1，在第一方向上，各级子沟槽的深度依次为t1至tn，n为正整数。可以基于工艺需求设定t1至 tn的尺寸以及相对大小关系，本技术实施例对此不作具体限定。
49.本技术实施例所述多级沟槽肖特基二极管中深沟槽为多级沟槽结构，故相邻两个深沟槽13之间，二者相对的子沟槽之间的距离依次为s1、s2、
…
sn，二者电场缓冲区域15之间的距离为s0，则有：
50.s0＜s1＜s2＜
…
＜sn
51.本技术实施例所述多级沟槽肖特基二极管中，通过多级沟槽结构，能够解决深沟槽内掺杂层14不连续问题，通过所述电场缓冲区15，能够解决由于开口位置掺杂层14厚度较薄导致的漏电和击穿问题，增强了器件的可制造性和可靠性。
52.第一种实施方式中，可以通过离子注入工艺，形成所述掺杂层14。此时，所述掺杂层14为位于所述深沟槽13的侧壁表面内以及底部表面内的离子注入层。
53.当通过离子注入工艺形成所述掺杂层14时，可以通过同一次离子注入同步形成所述掺杂层14以及所述电场缓冲区15，此时，所述电场缓冲区15与所述掺杂层14位于同一离子注入层。其他方式中，还可以通过两次离子注入工艺，分别制备所述掺杂层14以及所述电场缓冲区15，此时，所述电场缓冲区15与所述掺杂层14为不同的离子注入层。
54.第二种实施方式中，还可以通过外延工艺，形成所述掺杂层14。此时，所述掺杂层14为覆盖所述深沟槽13的侧壁表面上以及底部表面上的外延覆盖层。
55.当通过外延工艺形成所述掺杂层14时，可以通过同一次外延工艺同步形成所述掺杂层14以及所述电场缓冲区15，此时，所述电场缓冲区15与所述掺杂层14为同一外延覆盖层。
56.本技术实施例中，所述外延层12为碳化硅外延层，所述深沟槽13的深度不小于1μm。由于碳化硅材料的性质导致无法直接通过离子注入形成深度不小于1μm的离子注入区
域，本技术技术方案通过多级沟槽结构，能够在碳化硅材料较大深度内形成掺杂层14。
57.可选的，在平行于所述外延片的方向(即图1中水平方向)上，所述电场缓冲区15的宽度l为200nm-500nm，以实现较好的防漏电以及防击穿效果。
58.本技术实施例中，所述半导体基底11与所述外延层12为同型掺杂，且所述半导体基底11的掺杂浓度较大。如可以设置所述半导体基底11可以为 n 型掺杂(n型重掺杂)，外延层12可以为n-型掺杂(n型轻掺杂)。所述掺杂层14与所述电场缓冲区15为同型掺杂，且均与所述外延层12是反型掺杂。如可以设定掺杂层14与所述电场缓冲区15均为p 型掺杂(p型重掺杂)。
59.如图2所示，图2为本技术实施例提供的另一种多级沟槽肖特基二极管的结构示意图，基于图1所示方式，图2所示结构还包括：位于所述半导体基底11背离所述外延层12一侧的阴极172；
60.位于所述深沟槽13内的填充结构16以及阳极171，所述填充结构16位于所述阳极171与所述深沟槽13的底部之间；阳极171延伸至深沟槽13的外部，阳极171覆盖外延层12背离半导体基底11的部分表面。
61.在所述外延层12背离所述半导体基底11的一侧表面具有图形化的阳极 171，阳极171与电场缓冲区15以及深沟槽13内的掺杂层14和填充结构16 均具有肖特基接触；
62.在所述第一方向上，所述深沟槽13包括：第一部分深沟槽和第二部分深沟槽；所述阳极171填充所述第一部分深沟槽，与所述第一部分沟槽的侧壁欧姆接触；所述填充结构16填充所述第二部分深沟槽。
63.深沟槽侧壁p型掺杂层14作为反向耐压屏蔽结构，且所述第一部分沟槽的侧壁的p型掺杂层14与阳极金属形成欧姆接触，可以提高器件的抗浪涌电流能力。
64.所述阳极171与所述第一部分沟槽的侧壁欧姆接触
65.所述深沟槽13具有n个所述子沟槽131，n为大于1的正整数；在所述第一方向上，所述第一部分深沟槽至少包括前n-1个子沟槽131。
66.p型掺杂层14与阳极金属的欧姆接触的区域越大，抗浪涌能力越好，因此，在所述第一方向上，设置所述第一部分深沟槽还包括部分第n个子沟槽 131。这样既可以保护沟槽底部，使得沟槽底部电场分布均匀，降低漏电以及开关电容和损耗低。同时，也不会过多牺牲沟槽侧壁的p掺杂层14与沟槽中阳极金属的欧姆接触区域面积，保证了器件的抗浪涌电流能力。
67.其他实施例中，也可以设置第二部分深沟槽的深度大于第n个子沟槽131 的深度。
68.其中，所述外延层12具有元胞区和终端区19。所述终端区19包括结终端扩展(jte)或场限环(flr)。所述深沟槽13位于所述元胞区，所述外延层12背离所述半导体基底11的一侧表面在阳极171外的区域覆盖有绝缘介质层18，所述绝缘介质层18包括氮化硅和二氧化硅。所述外延层12具有切割区域20，用于不同器件之间的切割分离。阳极171为ti/tiw/mo/pt/al 等两种或多种金属形成的复合金属层结构。阳极171在与外延层12表面接触的部分构成肖特基接触。在图2所示方式中，所述填充结构16为绝缘介质填充结构，如氧化硅。此时，沟槽底部的绝缘介质层以及p型掺杂层14作为电场的缓和屏蔽层，相对于沟槽底部与阳极金属直接接触的方式，图2所示方式可以使得反向电容更低。
69.如图3所示，图3为本技术实施例提供的又一种多级沟槽肖特基二极管的结构示意
图，基于图2所示方式，图3所示方式中，所述填充结构16包括：绝缘介质层161，所述绝缘介质层161覆盖所述第一部分深沟槽的侧壁以及底部；多晶硅填充结构162，所述多晶硅填充结构162填充所述绝缘介质层161 之间的间隙。阳极171在深沟槽13内与沟槽侧壁及填充结构16中多晶硅填充结构162接触，可以形成非欧姆接触，也可以形成欧姆接触。图3所示方式中，在图2基础上增加了多晶硅填充结构162，可以在沟槽底部构造一个如沟槽mos二极管(tbms)结构，相对于图2所示结构，图3所示结构沟槽底部的电场分布更加均匀。相对于沟槽底部与阳极金属直接接触的方式，同样可以降低反向电容。
70.sbd结构在深沟槽底部容易产生高电场区域，特别是深沟槽底部如果直接和金属接触，容易产生高电场导致器件在槽角处提前击穿或漏电；阳极金属直接在深沟槽底部也容易形成金属的尖刺，即使采用各种努力把深沟槽刻的更圆滑，也依然会有底部高电场问题，难以稳定量产制作出有可靠性的器件。
71.本技术实施例提供的具有底部填充结构的多级沟槽结势垒肖特基二极管，基于深沟槽底部的填充结构16，构造出一种新颖的沟槽式肖特基器件，能避免沟槽jbs器件在深沟槽底部由于阳极金属层直接和深沟槽底部接触导致的槽角高电场产生的漏电和击穿等可靠性问题。通过对多级沟槽jbs的底部复合填充，避免阳极金属与底部直接接触。
72.图3所示方式中，所述深沟槽13底部的多晶硅填充结构162通过一层环绕的绝缘介质层161与底部及侧壁的sic p型掺杂区域14形成mos电容结构，不影响p型区对肖特基区电场的屏蔽，同时可以缓和底部的高电场，避免底部的提前击穿和漏电产生，增强器件的可制造性和可靠性。
73.所述填充结构16用于可以等效为一个串联电容，用于降低反向恢复损耗，还可以均匀沟槽底部电场。
74.可选的，所述掺杂层14位于所述深沟槽13底部的部分厚度最大。沟槽底部为电场集中区域，设置所述掺杂层14位于所述深沟槽13底部的部分厚度最大，可以提高器件的耐压能力，提升器件性能。
75.本技术实施例提供了一种新型的多级沟槽肖特基二极管，通过电场缓冲区15实现电压缓冲功能，通过多级沟槽结构，能够避免单一宽度沟槽导致的器件正向导通阻抗与肖特基区耐压以及表面电场可靠性之间的矛盾，进一步增强sbd器件的耐压能力的同时，保持较低的正向导通阻抗。电场缓冲区15 可以增强器件的工艺容差，避免肖特基接触工艺在开口附近产生漏电，以及电场集聚导致的漏电或击穿问题，增强器件的可制造性和可靠性。
76.基于上述实施例，本技术另一实施例还提供了一种多级沟槽肖特基二极管的制作方法，如图4-图6所示，该制作方法包括：
77.步骤s11：如图4所示，提供一种外延片，所述外延片包括半导体基底 11以及位于所述半导体基底11表面上的外延层12。
78.步骤s12：如图5所示，在所述外延层12背离所述半导体基底11一侧形成深沟槽13；所述深沟槽13包括在第一方向上依次排布的多个子沟槽131；所述第一方向为所述深沟槽13的开口指向底部的方向；相邻的两个子沟槽131 中，靠近所述深沟槽13底部的子沟槽131的宽度小于远离所述深沟槽13底部的子沟槽131的宽度；
79.其中，所述深沟槽13通过icp、rie或激光烧孔等工艺制作。通过两次或多次的光刻和刻蚀，制作出两级或多级子沟槽；其中，最底下的子沟槽可以通过第一步对晶圆的光刻对
准标记层的刻蚀一起完成。
80.步骤s13：如图6所示，在所述深沟槽13内形成沟槽结构，所述沟槽结构包括：位于所述深沟槽13的侧壁以及底部的掺杂层14；位于所述深沟槽13内的填充结构16以及阳极171，所述填充结构16位于所述阳极171与所述深沟槽13的底部之间
81.步骤s14：在所述半导体基底背离所述外延层一侧形成阴极172，形成如图3所示的多级沟槽肖特基二极管。
82.其中，所述外延层12背离所述半导体基底11一侧表面内具有包围所述深沟槽13开口的电场缓冲区15，所述电场缓冲区15与所述掺杂层14接触，所述掺杂层14以及所述电场缓冲区15均是与所述外延层12反型掺杂。
83.在图6所示方式中，以填充结构16包括绝缘层161和多晶硅填充结构162 为例进行图示说明，显然也可以设置填充结构16包括缘介质填充结构，以形成如图2所示的多级沟槽肖特基二极管。
84.本技术实施例所述制作方法中，可以设置所述深沟槽13具有m个所述子沟槽131，在第一方向上，该m个所述子沟槽131依次为第1级子沟槽至第 m级子沟槽，m为大于1的正整数，m＝n。基于图5形成深沟槽13后，形成与所述外延层12反型掺杂的掺杂层14，包括：如图7所示，可以通过同一次离子注入，在所述深沟槽13开口的四周区域表面内、各级子沟槽131的侧壁表面内、相邻两子沟槽之间的台阶(图7中虚线圆圈所示区域)表面内以及第m级子沟槽的底部表面内同步离子注入，同步形成所述电场缓冲区15与所述掺杂层14；其中，所述电场缓冲区15与所述掺杂层14位于同一离子注入层。该方式中，需要采用第一掩膜版01进行离子注入，第一掩膜版01中具有与深沟槽13一一对应的离子注入窗口011，离子注入窗口011露出所对应的深沟槽13及其开口周围对应电场缓冲区15的区域。
85.在深沟槽13内进行离子注入时，通过控制离子注入方向，在侧壁中进行一定角度的p 离子注入，以便于在侧壁表面内形成掺杂层14。
86.另一种方式中，在形成所述深沟槽13前，先如图8所示，通过一次离子注入形成所述电场缓冲区15。可以采用第二掩膜版02进行离子注入，第二掩膜版02具有与深沟槽13一一对应的离子注入窗口011，离子注入窗口011露出所对应的深沟槽13及其开口周围对应电场缓冲区15的区域。第一掩膜版 01和第二掩膜版02为相同的掩膜版。
87.然后如图9所示，形成深沟槽13。形成所述深沟槽13后，所述深沟槽13贯穿所述电场缓冲区15，所述电场缓冲区15与第1级子沟槽的侧壁接触。
88.基于图8和图9，形成与所述外延层12反型掺杂的掺杂层14，包括：
89.如图10所示，通过另一次离子注入，在各级子沟槽131的侧壁表面内、相邻两子沟槽131之间的台阶表面内以及第m级子沟槽的底部表面内均进行同步离子注入，形成所述掺杂层14；
90.其中，所述电场缓冲区15与所述掺杂层14为不同的离子注入层。此时，所述电场缓冲区15与所述掺杂层14的掺杂浓度可以相同或是不同。
91.在图10所示方式中，采用第三掩膜版03进行离子注入，第三掩膜版03 具有与深沟槽13一一对应的离子注入窗口011，离子注入窗口011露出所对应的深沟槽13，遮挡其他区域。
92.在图7-图10所示方式中，先形成所述掺杂层14，再形成填充结构16以及阳极171。
93.其他方式中，形成深沟槽13后，也可以先形成填充结构16以及阳极171，再形成所述掺杂层14。
94.一种方式中，如果制作图3所示器件结构，当先形成填充结构16以及阳极171，再形成所述掺杂层14时，在所述深沟槽内形成沟槽结构的方法包括：
95.步骤s21，如图11所示，依次形成第一绝缘介质层161、多晶硅162以及第二绝缘介质层163，所述第一绝缘介质层161覆盖所述外延层12背离所述半导体基底11的表面以及所述深沟槽13的表面；所述多晶硅162填充所述深沟槽13且覆盖所述第一绝缘介质层161；所述第二绝缘介质层163覆盖所述多晶硅162，且位于所述深沟槽13之外；该步骤中，可以通过lpcvd 或pecvd工艺，依次形成第一绝缘介质层161、多晶硅162以及第二绝缘介质层163。所述第一绝缘介质层161层厚度为10nm-200nm，作为多晶硅162 和外延层11之间的黏附层，以及后续刻蚀多晶硅162时的停止层。多晶硅162 的厚度为10nm-2000nm，作为后续对沟槽进行p型离子注入的主要离子注入掩蔽材料；第二绝缘介质层163厚度为10nm-2000nm，作为光刻时光刻胶的接触层。其他方式中，也可以不形成第二绝缘介质层163。
96.步骤s22，如图12-图14所示，通过刻蚀工艺，露出所述电场缓冲区25 对应位置以及所述第一部分深沟槽。
97.先如图12所示，基于掩膜版，刻蚀第二绝缘介质层163，在对应深沟槽 13位置形成开口。先采用刻蚀第二绝缘介质层163：多晶硅162有较高选择比的刻蚀气体，如cf4、chf3、ch2f2、c4f8中的一种或是多种，与氧气、氮气、氩气的混合气体对最表面一层第二绝缘介质层163进行刻蚀，停在多晶硅162表面。
98.再如图13所示，基于掩膜版，去除第一部分深沟槽内以及电场缓冲区15 对应位置上的多晶硅162。换用对多晶硅162：第一绝缘介质层161有高选择比的刻蚀气体对多晶硅162进行刻蚀，例如hbr气体；在刻蚀过程中，沟槽中填充的多晶硅162也会被刻蚀掉一部分。
99.在如图14所示，基于掩膜版，去除第一部分深沟槽内以及电场缓冲区15 对应位置上的第一绝缘介质层161。续往下采用对第一绝缘介质层161有较好刻蚀特性的气体，如cf4、chf3、ch2f2、c4f8的一种或是多种，与氧气、氮气、氩气的混合气体对第一绝缘介质层161进行刻蚀；形成的最终刻蚀结果如图14所示，在沟槽的底部会有一部分第一绝缘介质层161和多晶硅162 留下来，其中多晶硅162会比第一绝缘介质层161稍微突出，即所述填充结构16背离所述半导体基底11的一侧，第一绝缘介质层161的高度小于多晶硅162的高度，可以使得阳极金属与多晶硅填充结构形成稳定可靠的接触，同时在沟槽底部，构成第一绝缘介质层161对多晶硅162的包围和环绕，从而通过所述填充结构形成稳定可靠的mos电容结构，不影响p型掺杂层14 对肖特基区电场的屏蔽，同时可以缓和底部的高电场，避免底部的提前击穿和漏电产生，增强器件的可制造性和可靠性。
100.步骤s23，如图15所示，基于所述刻蚀工艺后保留在所述外延层11上的所述第一绝缘介质层161、所述多晶硅层162、以及所述第二绝缘介质层163 所述第二部分深沟槽内保留的所述第一绝缘介质层161与所述多晶硅162，进行离子注入，同步形成所述掺杂层14以及所述电场缓冲区15。sic的p型掺杂一般采用高能al离子注入，多晶硅层162可以形成很好的离子注入掩蔽。
101.步骤s24，如图16所示，去除外延层11表面上的膜层结构，以便于后续工艺步骤形成阳极171。采用干法刻蚀或湿法腐蚀工艺去除外延层12表面上的三层结构；而沟槽底部的
第一绝缘介质层161和多晶硅162由于厚度较厚且限制在沟槽底部，刻蚀速度慢，会有部分留下来。最终形成如图3所示的多级沟槽jbs的底部复合填充，避免阳极金属与沟槽底部直接接触，沟槽底部多晶硅162通过一层环绕第一绝缘介质层161与沟槽底部及侧壁的sic p型掺杂层14形成mos电容结构，不影响p型掺杂层14对肖特基区电场的屏蔽，同时可以缓和底部的高电场，避免底部的提前击穿和漏电产生，增强器件的可制造性和可靠性。
102.另一种方式中，如果制作图2所示器件结构，当先形成填充结构16以及阳极171，再形成所述掺杂层14时，在所述深沟槽内形成沟槽结构的方法包括：
103.步骤s31，如图17所示，在所述外延层背离所述半导体衬底的一侧表面形成绝缘介质层164，所述绝缘介质层164填充所述深沟槽13.
104.步骤s32，通过刻蚀工艺，露出所述电场缓冲区对应位置以及所述第一部分深沟槽。
105.步骤s33，再基于所述刻蚀工艺后保留在所述外延层上的所述绝缘介质层以及所述第二部分深沟槽内保留的所述绝缘介质层，进行离子注入，同步形成所述掺杂层以及所述电场缓冲区。
106.步骤s34，去除外延层表面的绝缘介质层，便于后续工艺步骤形成阳极。
107.步骤32-步骤34与上述工艺流程类似，在此不再赘述。最终形成如图2所示器件结构，沟槽底部填充仅有绝缘介质层，相当于沟槽底部有加厚的介质层缓冲层，也可以起到缓和底部电场和击穿的作用。
108.本说明书中各个实施例采用递进、或并列、或递进和并列结合的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
109.需要说明的是，在本技术的描述中，需要理解的是，术语“上”、“下”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。当一个组件被认为是“连接”另一个组件，它可以是直接连接到另一个组件或者可能同时存在居中设置的组件。
110.还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
111.对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本技术。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本技术的精神或范围的情况下，在其它实施例中实现。因此，本技术将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。