半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.随着半导体制程技术的发展，在存储装置方面己开发出存取速度较快的快闪存储器(flash memory)。快闪存储器又称为闪存，闪存的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和读写等优点，因此成为非易失性存储器(nvm，non-volatile memory)的主流存储器。
3.根据结构的不同，闪存分为或非门闪存(nor flash memory)和与非门闪存(nand flash memory)。nor快闪采用内存随机读取技术，各单元之间是并联的，对存储单元进行统一编址(有独立地址线)，所以可以随机访问任意一个字。在nor快闪阵列中，当一字元线被选择时，和该字原先相连的m个nvm单元皆被启动(activated)。另一方面，和未被选择的多条字元线相连的其他nvm单元则和m条位线电分离。而透过相连的m条位线，可以检测到m个被选择nvm单元漏极的电流变化。因为在nor快闪阵列中偏压(bias)及信号都直接施加至该些被选择nvm单元的电极上，所以，一般来说，相较于nand快闪阵列，nor快闪阵列有较快的读取(read)存取速度以及较低的操作电压，且因为nor快闪阵列具有专用的地址引脚来寻址，较容易和其他芯片连接，还支持本地执行。
4.目前提出了一种nor快闪阵列，其包括多个nor型单元，多个nor型单元配对的漏极形成多条扩散次位线，这些扩散次位线被沟槽场隔离区所分隔。沿着沟槽场隔离区的延伸方向以小于或等于一个列间距的方式，扭转这些扩散次位线，使这些扩散次位线可以将其次特征尺寸的扩散线(其特征尺寸小于该最小特征尺寸f)连接至多个全特征尺寸(full feature)的扩散区，并且多个全特征尺寸的接点可以设置于该全特征尺寸的扩散区上。在这种nor型快闪阵列中，nvm单元的面积可以仅为4f2(其中f为最小特征尺寸feature)，有利于提高存储单元面密度。
5.但是，目前nor快闪阵列器件的性能仍有待提高。


技术实现要素：

6.本发明实施例解决的问题是提供一种半导体结构及其形成方法，有利于提升nor快闪阵列器件的性能。
7.为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，包括多个分立的单元阵列区，用于形成存储单元；所述基底还包括沿列向位于单元阵列区之间的选择栅区、沿列向位于单元阵列区和相邻一侧选择栅区之间的第一过渡区；浮栅，位于所述基底上；多条沿列向延伸且沿行向排布的沟槽，贯穿所述浮栅和部分厚度的基底，所述沟槽包括位于所述单元阵列区的主沟槽、位于相邻一侧选择栅区的第一偏移槽、以及位于所述主沟槽和第一偏移槽之间的第一过渡槽，所述第一过渡槽具有沿行向第一侧的第一过渡侧壁和在沿行向第二侧的第二过渡侧壁，所述第一偏移槽相对于主沟槽沿行向朝第一侧偏移；所
述沟槽还包括沿行向与所述第一偏移槽间隔排布的第一次沟槽，所述第一次沟槽具有位于所述第一过渡区与第二过渡侧壁相对的次侧壁；设定位于所述第一过渡区、与所述第二过渡侧壁平行设置的第一参考边和第二参考边，分别对应位于所述第二过渡侧壁沿行向的第一侧和第二侧，所述第一参考边连接所述主沟槽和第一偏移槽沿行向第一侧的侧壁，所述第二考边连接所述第一次沟槽位于选择栅区沿行向第一侧的侧壁；其中，所述第一过渡侧壁位于所述第一参考边沿行向的第一侧；或者，所述次侧壁位于所述第二参考边远离所述第二过渡侧壁的一侧；或者，所述第一过渡侧壁位于所述第一参考边沿行向的第一侧，且所述次侧壁位于第二参考边远离第二过渡侧壁的一侧；隔离结构，位于所述沟槽中。
8.相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，包括多个分立的单元阵列区，用于形成存储单元；所述基底还包括沿列向位于单元阵列区之间的选择栅区、沿列向位于单元阵列区和相邻一侧选择栅区之间的第一过渡区；在所述基底上形成浮栅；图形化所述浮栅和部分厚度的所述基底，形成多条沿列向延伸且沿行向排布的沟槽，所述沟槽包括位于所述单元阵列区的主沟槽、位于相邻一侧选择栅区的第一偏移槽、以及位于所述主沟槽和第一偏移槽之间的第一过渡槽，所述第一过渡槽具有沿行向第一侧的第一过渡侧壁和在沿行向第二侧的第二过渡侧壁，所述第一偏移槽相对于主沟槽沿行向朝第一侧偏移；所述沟槽还包括沿行向与所述第一偏移槽间隔排布的第一次沟槽，所述第一次沟槽具有位于所述第一过渡区与第二过渡侧壁相对的次侧壁；设定位于所述第一过渡区、与所述第二过渡侧壁平行设置的第一参考边和第二参考边，分别对应位于所述第二过渡侧壁沿行向的第一侧和第二侧，所述第一参考边连接所述主沟槽和第一偏移槽沿行向第一侧的侧壁，所述第二考边连接所述第一次沟槽位于选择栅区沿行向第一侧的侧壁；其中，所述第一过渡侧壁位于所述第一参考边沿行向的第一侧；或者，所述次侧壁位于所述第二参考边远离所述第二过渡侧壁的一侧；或者，所述第一过渡侧壁位于所述第一参考边沿行向的第一侧，且所述次侧壁位于所述第二参考边远离所述第二过渡侧壁的一侧；在所述沟槽中形成隔离结构。
9.与现有技术相比，本发明实施例的技术方案具有以下优点：
10.本发明实施例提供的半导体结构中，所述第一过渡侧壁位于所述第一参考边沿行向的第一侧；或者，所述次侧壁位于所述第二参考边远离所述第二过渡侧壁的一侧；或者，所述第一过渡侧壁位于所述第一参考边沿行向的第一侧，且所述次侧壁位于所述第二参考边远离所述第二过渡侧壁的一侧；与第一过渡侧壁位于所述第一参考边的位置相比，当所述第一过渡侧壁位于第一参考边沿行向的第一侧时，所述第一过渡槽在沿行向的空间更大；与第一次沟槽的次侧壁位于所述第二参考边的位置相比，当所述第一次沟槽的次侧壁位于所述第二参考边远离第二过渡侧壁的一侧时，位于所述第二过渡侧壁沿行向第二侧的浮栅和基底的尺寸更大；形成沟槽的过程包括形成图形化所述浮栅和部分厚度基底的掩膜层，所述掩膜层中形成有用于定义沟槽图形的掩膜开口，所述掩膜层通常通过光刻工艺形成，本发明实施例增大了所述第一过渡槽在沿行向的空间，或增大了位于所述第二过渡侧壁沿行向第二侧的浮栅和基底的尺寸，相应增大了所述掩膜开口在对应位置的尺寸，从而有利于增大形成所述掩膜层的光刻工艺的工艺窗口，例如：缓解光刻工艺解析度的限制、改善光学邻近效应等，进而有利于降低形成所述沟槽的工艺难度、提高图形传递的精度，还有利于提高沟槽的图形精度和形貌质量，相应提升了半导体结构的性能。
11.此外，本发明实施例使所述第一过渡侧壁位于所述第一参考边沿行向的第一侧，或使所述次侧壁位于所述第二参考边远离所述第二过渡侧壁的一侧，与所述第一过渡侧壁位于第一参考边的位置、所述次侧壁位于所述第二参考边的位置，并通过增大所述第一过渡区沿列向的面积以增大第一过渡槽侧壁之间的间隔相比，本发明实施例避免了增加第一过渡区的面积，从而避免无效面积的增加，有利于提高晶圆面积的利用率。
附图说明
12.图1是一种半导体结构的结构示意图；
13.图2示出了与图1所示的半导体结构对应的设计图形、以及对所述设计图形进行光学邻近修正模拟后的掩膜图形；
14.图3是本发明半导体结构一实施例的结构示意图；
15.图4至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
16.目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构分析器件性能不佳的原因。图1是一种半导体结构的结构示意图。
17.所述半导体结构包括：基底1，包括多个分立的单元阵列区c，用于形成存储单元；所述基底还包括沿列向(如图1中y方向所示)位于单元阵列区c之间的选择栅区s、沿列向位于单元阵列区c和相邻一侧选择栅区s之间的过渡区i；浮栅2，位于所述基底1上；多条沿列向延伸且沿行向(如图1中x方向所示)排布的沟槽，贯穿所述浮栅2和部分厚度的基底1，所述沟槽包括位于所述单元阵列区c的主沟槽3、位于相邻一侧选择栅区s的偏移槽4、以及位于所述主沟槽3和偏移槽4之间的过渡槽5，所述偏移槽4相对于主沟槽3沿行向朝第一侧偏移，所述过渡槽5具有在沿行向第一侧的第一过渡侧壁51和在沿行向第二侧的第二过渡侧壁52，所述第一过渡侧壁51与所述第二过渡侧壁52相平行且相对设置；所述沟槽还包括沿行向与所述偏移槽4间隔排布的次沟槽6，所述次沟槽6包括与所述过渡槽5的第二过渡侧壁52相对的次侧壁63，所述次侧壁63与第二过渡侧壁52相平行。
18.所述沟槽用于为形成隔离结构提供空间位置。所述沟槽通过以掩膜层为掩膜图形化浮栅2和部分厚度基底1形成，所述掩膜层通常通过光刻工艺形成。
19.如图1所示，所述过渡槽5的第一过渡侧壁51与第二过渡侧壁52相平行，单元阵列区c向选择栅区s过渡时，有源区(aa)的结构和沟槽会以一定的角度向行方向转弯，也就是说，所述过渡槽5的第一过渡侧壁51或第二过渡侧壁52与所述列向之间具有夹角，因此，与所述主沟槽3沿行向的宽度尺寸相比，所述过渡槽5的第一过渡侧壁51与第二过渡侧壁52之间的间隔(space)s更小(所述间隔s指的是第一侧壁51与第二侧壁52之间的最小距离)。
20.但是，在实际光刻工艺中，由于光学邻近效应(optical proximity correction)或光刻工艺解析度的限制等影响，容易导致所述掩膜层在所述间隔相对应的位置的尺寸小于设计间隔，将掩膜层的图形转移至基底1和浮栅2中后，所述过渡槽5的间隔s会明显的小于设计尺寸，这容易导致过渡槽5两侧的基底1相接触(bridge)、或导致过渡槽5两侧的浮栅2相接触，从而导致沟槽的形状和尺寸不能满足设计要求。
21.例如，如图2所示，图2示出了与图1所示的半导体结构对应的设计图形7、以及对所述设计图形7进行光学邻近修正(opc)模拟后的掩膜图形8，由2图可知，掩膜层在过渡槽5对应位置处的间隔小于设计间隔(如图2中虚线圈所示)，在过渡槽5对应位置处两侧的图形之间容易相接触。
22.其中，偏移槽4沿行向的宽度l与工艺最小尺寸相对应，偏移槽4沿行向的宽度l通常难以增大，而所述间隔s与图1中次沟槽6在过渡区i所示的三角形的长h相关，间隔s与三角形的高t相等，间隔s随着h的边长而变长。
23.因此，目前工艺中通常通过增大所述三角形的长h，来增大所述间隔s，以降低实际工艺中位于所述过渡槽5两侧的基底1或浮栅2相接触的概率。但是，增大所述三角形的长h，相应增大了过渡区i沿列向的面积，而过渡区i不形成器件，这容易导致无效面积的增加，进而降低了晶圆表面的面积利用率。
24.为了解决所述技术问题，本发明实施例提供的半导体结构中，所述第一过渡侧壁位于所述第一参考边沿行向的第一侧；或者，所述次侧壁位于所述第二参考边远离所述第二过渡侧壁的一侧；或者，所述第一过渡侧壁位于所述第一参考边沿行向的第一侧，且所述次侧壁位于所述第二参考边远离所述第二过渡侧壁的一侧；与第一过渡侧壁位于所述第一参考边的位置相比，当所述第一过渡侧壁位于第一参考边沿行向的第一侧时，所述第一过渡槽在沿行向的空间更大；与第一次沟槽的次侧壁位于所述第二参考边的位置相比，当所述第一次沟槽的次侧壁位于所述第二参考边远离第二过渡侧壁的一侧时，位于所述第二过渡侧壁沿行向第二侧的浮栅和基底的尺寸更大；形成沟槽的过程包括形成图形化所述浮栅和部分厚度基底的掩膜层，所述掩膜层中形成有用于定义所述沟槽图形的掩膜开口，所述掩膜层通常通过光刻工艺形成，本发明实施例增大了所述第一过渡槽在沿行向的空间，或增大了位于所述第二过渡侧壁沿行向第二侧的浮栅和基底的尺寸，相应增大了所述掩膜开口在对应位置的尺寸，从而有利于增大形成所述掩膜层的光刻工艺的窗口，例如：缓解光刻工艺解析度的限制、改善光学邻近效应等，进而有利于降低形成所述沟槽的工艺难度、提高图形传递的精度，还有利于提高沟槽的图形精度和形貌质量，相应提升了半导体结构的性能。
25.此外，本发明实施例使所述第一过渡侧壁位于所述第一参考边沿行向的第一侧，或使所述次侧壁位于所述第二参考边远离所述第二过渡侧壁的一侧，与所述第一过渡侧壁位于第一参考边的位置、以及所述次侧壁位于所述第二参考边的位置，并通过增大所述第一过渡区沿列向的面积以增大第一过渡槽侧壁之间的间隔相比，本发明实施例避免了增加第一过渡区的面积，从而避免无效面积的增加，有利于提高晶圆面积的利用率。
26.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。结合图5和图6，参考图3，示出了本发明半导体结构一实施例的结构示意图。其中，图3a为俯视图，图3b为图3a在dd位置处的剖面图。
27.所述半导体结构包括：基底100，包括多个分立的单元阵列区c，用于形成存储单元；所述基底100还包括沿列向位于单元阵列区c之间的选择栅区s、沿列向位于单元阵列区c和相邻一侧选择栅区s之间的第一过渡区i；浮栅110，位于所述基底100上；多条沿列向延伸且沿行向排布的沟槽(未标示)，贯穿所述浮栅110和部分厚度的基底100，所述沟槽包括位于所述单元阵列区c的主沟槽200、位于相邻一侧选择栅区s的第一偏移槽210、以及位于
所述主沟槽200和第一偏移槽210之间的第一过渡槽230，所述第一过渡槽230具有在沿行向第一侧的第一过渡侧壁31和在沿行向第二侧的第二过渡侧壁32，所述第一偏移槽210相对于主沟槽200沿行向朝第一侧偏移；所述沟槽还包括沿行向与所述第一偏移槽230间隔排布的第一次沟槽250，所述第一次沟槽250具有位于所述第一过渡区i与第二过渡侧壁32相对的次侧壁30。本实施例中，所述次侧壁30作为第一次侧壁30。
28.设定位于所述第一过渡区i与所述第二过渡侧壁32平行设置的第一参考边10和第二参考边20，分别对应位于所述第二过渡侧壁32沿行向的第一侧和沿行向的第二侧，所述第一参考边10连接所述主沟槽200和第一偏移槽210沿行向第一侧的侧壁，所述第二参考边20连接所述第一次沟槽250位于选择栅区s沿行向第一侧的侧壁；所述第一过渡侧壁31位于所述第一参考边10沿行向的第一侧；或者，所述第一次侧壁30位于所述第二参考边20远离所述第二过渡侧壁32的一侧；或者，所述第一过渡侧壁31位于所述第一参考边10沿行向的第一侧，且所述第一次侧壁30位于所述第二参考边20远离所述第二过渡侧壁32的一侧；隔离结构300，位于所述沟槽中。
29.与第一过渡侧壁位于所述第一参考边的位置相比，当所述第一过渡侧壁31位于第一参考边10沿行向的第一侧时，所述第一过渡槽230在沿行向的空间更大；与第一次沟槽的第一次侧壁位于所述第二参考边的位置相比，当所述第一次侧壁30位于所述第二参考边20远离第二过渡侧壁32的一侧时，位于所述第二过渡侧壁32沿行向第二侧的浮栅110和基底100的尺寸更大；形成沟槽的过程包括形成图形化所述浮栅110和部分厚度基底100的掩膜层，所述掩膜层中形成有用于定义所述沟槽图形的掩膜开口，掩膜层通常通过光刻工艺形成，本实施例增大了所述第一过渡槽230在沿行向的空间，或增大了位于所述第二过渡侧壁32沿行向第二侧的浮栅110和基底100的尺寸，相应增大了所述掩膜开口在对应位置的宽度尺寸，从而有利于增大形成所述掩膜层的光刻工艺的工艺窗口，例如：缓解光刻工艺解析度的限制、改善光学邻近效应等，进而有利于降低形成所述沟槽的工艺难度，相应有利于提高图形传递的精度，提高了沟槽的图形精度和形貌质量。
30.此外，本实施例使第一过渡侧壁31位于所述第一参考边10沿行向的第一侧，或使所述第一次侧壁30位于所述第二参考边20远离第二过渡侧壁32的一侧，与所述第一过渡槽沿行向第二侧的侧壁位于第一参考边的位置、以及所述第一次侧壁位于所述第二参考边的位置，并通过增大所述第一过渡区沿列向的面积以增大第一过渡槽侧壁之间的间隔相比，本实施例避免了增加第一过渡区i的面积，从而避免无效面积的增加，有利于提高晶圆面积的利用率。
31.基底100为形成或非门快闪存储器(nor flash memory)提供工艺平台。具体地，本实施例中，所述基底100用于形成4f2型nor快闪阵列。在这种nor型快闪阵列中，nvm单元的面积可以仅为4f2(其中f为最小特征尺寸feature)，有利于提高存储单元面密度。
32.单元阵列区c用于形成存储单元。选择栅区s沿列向位于单元阵列区c之间，用于形成选择栅(select gate，sg)。
33.所述第一过渡区i用于连接所述单元阵列区c和相邻的选择栅区s。
34.本实施例中，基底100还包括沿列向位于单元阵列区c和相邻另一侧选择栅区s之间的第二过渡区ii。第一过渡区i和相邻的选择栅区s构成第一选择栅单元(未标示)；第二过渡区ii和相邻的选择栅区s构成第二选择栅单元(未标示)，第二选择栅单元和第一选择
栅单元关于单元阵列区c中心对称。
35.本实施例中，基底100包括衬底。作为一种示例，衬底为硅衬底。
36.浮栅110用于后续形成浮栅结构。其中，在nor快闪存储器工作时，浮栅结构能够捕捉电子并储存电子，并且在掉电之后，存储于浮栅结构中的电子也不会流失，且浮栅结构中存储的电荷量，能够改变场效应管的导通电压，而不同的导通电压能够代表不同的状态，从而实现了信息的存储。
37.本实施例中，浮栅110的材料为多晶硅。
38.本实施例中，半导体结构还包括：位于基底100上的隧穿氧化层101，用于隔离浮栅110与基底100，隧穿氧化层101还用于提供电子从基底100到浮栅结构的隧穿通道。本实施例中，隧穿氧化层101的材料为氧化硅。
39.本实施例中，半导体结构还包括：位于浮栅110上的应力缓冲层102、以及位于应力缓冲层102上的硬掩膜层120。应力缓冲层102用于在形成硬掩膜层120时提供缓冲作用，有利于减小直接在浮栅110上形成硬掩膜层120时产生位错问题的概率。本实施例中，应力缓冲层102的材料为氧化硅。
40.硬掩膜层120用于作为刻蚀浮栅110和部分厚度的基底100以形成沟槽的掩膜。本实施例中，硬掩膜层120的材料为氮化硅。
41.沟槽用于为形成隔离结构300提供空间位置，沟槽还用于定义基底100的有源区和隔离区。被沟槽隔离的基底100作为有源区，剩余区域为隔离区。
42.沟槽包括位于基底100中的底部沟槽10(如图4所示)和位于底部沟槽10上的顶部沟槽20，顶部沟槽20与底部沟槽10相连通。其中，底部沟槽10为形成隔离结构300提供空间位置。
43.主沟槽200用于隔离单元阵列区c的有源区，主沟槽200为形成隔离结构300的主延伸部提供形成空间。第一偏移槽210用于隔离选择栅区s的有源区，第一偏移槽210用于为形成隔离结构300的第一偏移延伸部提供形成空间。第一过渡槽230用于连接第一偏移槽210和主沟槽200。后续在第一过渡槽230中形成隔离结构300的第一过渡延伸部。
44.本实施例中，第一偏移槽210相对主沟槽200沿行向朝第一偏移，因此，第一过渡槽230相对主沟槽200沿行向朝第一侧弯曲。具体地，本实施例中，第二过渡侧壁32与主沟槽200的侧壁之间具有夹角。主沟槽200的侧壁沿列向延伸，第二过渡侧壁32与列向之间具有夹角。
45.本实施例中，第二过渡侧壁32与列向之间的夹角为参考夹角θ。
46.第一参考边10和第二参考边20均与第二过渡侧壁32相平行，因此，第一参考边10或第二参考边20与列向之间的夹角也为参考夹角θ。
47.本实施例中，第一过渡槽230的第一过渡侧壁31与第一参考边10之间的夹角大于0
°
，且小于或等于参考夹角θ。
48.第一过渡侧壁31与第一参考边10之间的夹角大于0
°
，从而使第一过渡侧壁31相对于第一参考边10更远离第二过渡侧壁32，第一过渡侧壁31相对于第一参考边10沿行向朝第一侧偏转，相应增大第一过渡槽230在沿行向的空间；第一过渡侧壁31与第一参考边10之间的夹角小于或等于参考夹角θ，从而保证第一过渡侧壁31不会相对于第一偏移槽210沿行向第一侧的侧壁朝行向第一侧偏转，以防止对第一过渡槽230沿行向第一侧的图形结构产生
影响，半导体结构还包括位于沿行向相邻主沟槽200之间的有源区基底100中的源区500，源区500还沿列向延伸至第一过渡槽230沿行向的第一侧，第一过渡侧壁31与第一参考边10之间的夹角小于或等于参考夹角θ，因此有利于防止对源区500造成影响，相应有利于提高工艺兼容性、降低工艺风险。
49.作为一种示例，第一过渡侧壁31位于第一参考边10沿行向的第一侧，且第一过渡侧壁31与第一偏移槽210的侧壁相齐平，也就是说，第一过渡侧壁31与第一参考边10之间的夹角为θ，第一过渡侧壁31与列向相平行。
50.相应地，本实施例中，第一过渡槽230由第二过渡侧壁32和第一参考边10构成的平行槽(未标示)、以及由第一参考边10与第一过渡侧壁31构成的三角槽组成。其中，平行槽呈平行四边形结构，三角槽呈直角三角形结构。三角槽还包括与第一参考边10和第一过渡侧壁31之间夹角相对的侧壁，所述与第一参考边10和第一过渡侧壁31之间夹角相对的侧壁与行向相平行，从而防止第一过渡槽230位于单元阵列区c上，相应防止对单元阵列区c的图形产生不良影响，还有利于降低第一过渡槽230的图案复杂度。
51.第一次沟槽250位于选择栅区s，用于隔离沿行向位于第一次沟槽250两侧的有源区。第一次沟槽250还用于为隔离结构300的第一次延伸部提供形成空间。本实施例中，第一次侧壁30与第二参考边20之间的夹角大于0
°
，且小于或等于参考夹角θ的余角。
52.第一次侧壁30与第二参考边20之间的夹角大于0
°
，从而使第一次侧壁30相对于第二参考边20更远离第二过渡侧壁32，第一过渡侧壁31相对于第一参考边10沿行向朝第一侧偏转，相应增大位于所述第二过渡侧壁32沿行向第二侧的基底100和浮栅110的尺寸；第一次侧壁30与第二参考边20之间的夹角小于或等于参考夹角θ的余角，从而保证增大于所述第二过渡侧壁32沿行向第二侧的基底100和浮栅110的尺寸的同时，第一次侧壁30至多与列向相垂直，而不会在此基础上更靠近选择栅区s，相应保证位于选择栅区s的第一次延伸部在沿行向对相邻的有源区之间的隔离作用。
53.需要说明的是，在实际工艺中，考虑到工艺偏差以及增大形成沟槽的工艺窗口等原因，第一次侧壁30可以与行向之间具有一定的误差夹角，且在选择栅区s上形成选择栅时，选择栅的边缘与第一过渡区i之间具有一定的距离，因此，即使第一次侧壁30与行向之间具有误差夹角，对半导体结构的性能影响也较小。
54.本实施例中，第一次侧壁30位于第二参考边20远离第二过渡侧壁32的一侧，第一次侧壁30与列向相垂直，第一次侧壁30与第二参考边20之间的夹角等于参考夹角的余角，也就是说，第一次沟槽250为位于选择栅区s的矩形结构槽，从而有利于降低第一次沟槽250的图案复杂度，相应降低形成第一次沟槽250的工艺难度。相应地，本实施例中，第一次侧壁30沿列向位于第一过渡区i与选择栅区s之间的交界处。
55.需要说明的是，本实施例中，以上第一次沟槽250和第一过渡槽230的形状以及侧壁的位置仅作为一种示例。在其他实施例中，在第一次沟槽和第一过渡槽的形状及位置不仅限于此，只要满足以下条件即可：第一过渡侧壁位于第一参考边沿行向的第一侧；或者，第一次侧壁位于第二参考边远离第二过渡侧壁的一侧；或者，第一过渡侧壁位于第一参考边沿行向的第一侧，且第一次侧壁位于第二参考边远离第二过渡侧壁的一侧。
56.本实施例中，基底100还包括沿列向位于单元阵列区c和相邻另一侧选择栅区s之间的第二过渡区ii，第一过渡区i和相邻的选择栅区s构成第一选择栅单元(未标示)；第二
过渡区ii和相邻的选择栅区s构成第二选择栅单元(未标示)，第二选择栅单元和第一选择栅单元关于单元阵列区c中心对称。
57.相应地，本实施例中，沟槽还包括位于单元阵列区c相邻另一侧选择栅区s的第二偏移槽220、以及位于主沟槽200和第二偏移槽220之间的第二过渡槽240，第二偏移槽220相对于主沟槽200沿行向朝第二侧偏移。
58.第二过渡槽240具有在沿行向第一侧的第三过渡侧壁41和沿行向第二侧的第四过渡侧壁42；第二次沟槽260具有位于第二过渡区ii与第三过渡侧壁41相对的第二次侧壁60。
59.设定位于第二过渡区ii与第三过渡侧壁41平行设置的第三参考边61和第四参考边62，分别对应位于第三过渡侧壁41沿行向的第二侧和第一侧，所述第三参考边61连接所述主沟槽200和第二偏移槽220沿行向第二侧的侧壁，第四参考边62连接所述第二次沟槽260位于选择栅区s沿行向第二侧的侧壁。
60.同样的，本实施例中，第四过渡侧壁42位于第三参考边61沿行向的第二侧；或者，第二次侧壁60位于第四参考边62远离第三过渡侧壁41的一侧；或者，第四过渡侧壁42位于第三参考边61沿行向的第二侧，且第二次侧壁60位于第四参考边62远离第三过渡侧壁41的一侧。
61.相应地，与所述第四过渡侧壁位于所述第三参考边的位置相比，当第四过渡侧壁42位于第三参考边61沿行向的第二侧时，能够增大第二过渡槽240沿行向的空间；与第二次侧壁位于第四参考边的位置相比，当第二次侧壁60位于第四参考边62远离第三过渡侧壁41的一侧时，能够增大位于所述第二过渡槽240沿行向第一侧的浮栅110和基底100的尺寸；因此，用于形成沟槽的掩膜层在对应位置的尺寸也相应更大，从而增大形成沟槽时的光刻工艺的窗口。
62.关于第二过渡槽240和第二次沟槽260的详细描述，可类比参考前述对第一过渡槽230和第一次沟槽250的具体描述，在此不再赘述。
63.隔离结构300用于在沿行向上隔离相邻器件。具体地，隔离结构300用于隔离相邻的有源区。
64.隔离结构300包括位于主沟槽200中的主延伸部(未标示)、位于第一偏移槽210中的第一偏移延伸部(未标示)、位于第二偏移槽220中的第二偏移延伸部(未标示)、位于第一过渡槽230中的第一过渡延伸部(未标示)、以及位于第二过渡槽240中的第二过渡延伸部(未标示)。
65.本实施例中，隔离结构300还包括位于第一次沟槽250中的第一次延伸部(未标示)以及位于第二次沟槽260中的第二次延伸部(未标示)。
66.本实施例中，隔离结构300形成于底部沟槽10中。本实施例中，隔离结构300为浅沟槽隔离结构，隔离结构300的材料为氧化硅。
67.本实施例中，半导体结构还包括：沿列向延伸的开口400，位于相邻主延伸部之间的浮栅110中，开口400沿列向贯穿单元阵列区c、相邻的第一过渡区i和第二过渡区ii、以及部分的选择栅区s；第一漏区510，位于主延伸部、第一过渡延伸部以及部分第一偏移延伸部沿行向第二侧侧壁的基底100中；第二漏区520，位于主延伸部、第二过渡延伸部以及部分的第二偏移延伸部沿行向第一侧侧壁的基底100中；源区500，位于单元阵列区c、第一过渡区i和第二过渡区ii以及部分选择栅区s的开口400下方的基底100中。
68.开口400的底部用于定义源区500的形成区域。
69.本实施例中，开口400沿列向还延伸至与第一过渡区i相邻的部分选择栅区s、以及与第二过渡区ii相邻的部分选择栅区s，因此，源区500也能够延伸至选择栅区s以与选择栅相连。
70.本实施例中，沿列向还延伸至与第一过渡区i相邻的部分选择栅区s的所述开口400，位于第一偏移延伸部和沿行向第一侧相邻的第一次延伸部之间；沿列向还延伸至与第二过渡区ii相邻的部分选择栅区s的所述开口400，位于第二偏移延伸部和沿行向第二侧相邻的第二次延伸部之间。
71.本实施例中，开口400的底部露出隧穿氧化层101，隧穿氧化层101能够在进行离子注入以形成源区500或漏区的过程中，对基底100起到保护的作用，从而减小离子注入对基底100造成的注入损伤。
72.由前述可知，本实施例增大了第一过渡槽230在沿行向的空间或增大了位于所述第一过渡槽230沿行向第二侧的浮栅110和基底100的尺寸，相应增大了掩膜开口在对应位置的宽度尺寸，从而有利于增大形成掩膜层的光刻工艺的工艺窗口、降低形成沟槽的工艺难度，相应有利于提高图形传递的精度、沟槽的图形精度和形貌质量，有利于防止位于第一过渡槽230两侧的有源区相接触，从而防止位于第一过渡延伸部沿行向第二侧的第一漏区510，和位于第一过渡延伸部沿行向第一侧的有源区相接触，进而保证第一过渡延伸部的隔离作用，相应提升了半导体结构的性能。
73.同样的，本实施例增大第二过渡槽240在沿行向的空间，或增大位于所述第三过渡侧壁41沿行向第一侧的浮栅110和基底100的尺寸，也有利于增大形成沟槽时的光刻工艺的窗口，有利于防止位于第二过渡槽240两侧的有源区相接触，从而有利于防止位于第二过渡延伸部沿行向第一侧的第二漏区520和位于第二过渡延伸部沿行向第二侧的有源区相接触，进而保证第二过渡延伸部的隔离作用，相应提升了半导体结构的性能。
74.本实施例中，第一漏区510用于形成第一漏极次位线，第一漏区510沿着主延伸部和第一过渡延伸部沿行向第二侧的侧壁延伸，第一漏区510还延伸至与第一过渡延伸部相邻的第一偏移延伸部沿行向第二侧侧壁的部分基底100中，从而使第一漏区510延伸至第一过渡区i相邻的部分选择栅区s中，进而使与第一漏极次位线对应的存储单元与选择栅相连。
75.本实施例中，第二漏区520用于形成第二漏极次位线，第二漏区520沿着主延伸部以及第二过渡延伸部沿行向第一侧的侧壁延伸，第二漏区520还延伸至与第二过渡延伸部相邻的第二偏移延伸部沿行向第一侧侧壁的部分基底100中，从而使第二漏区520延伸至与第二过渡区ii相邻的部分选择栅区s中，进而使与第二漏极次位线对应的存储单元与选择栅相连。
76.源区500用于作为共源区(common source)。源区500位于开口400下方的基底100中，源区500沿列向延伸。
77.本实施例中，第一漏区510、第二漏区520和源区500在基底100中的掺杂深度小于隔离结构300的深度，从而使得第一漏区510与和源区500之间、第一漏区510与第二漏区520之间、以及第二漏区520和源区500之间能够被隔离结构300相隔离。
78.当形成nmos器件时，第一漏区510、第二漏区520和源区500的掺杂离子为n型离子；
当形成pmos器件时，第一漏区510、第二漏区520和源区500的掺杂离子为p型离子。
79.本实施例中，为方便示意和说明，仅在剖面图中示意出隧穿氧化层101。
80.相应的，本发明还提供一种半导体结构的形成方法。图4至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。下面结合附图对本发明半导体结构的形成方法的具体实施例做详细的说明。
81.参考图4，图4a为俯视图，图4b为图4a中沿行向(如图4a中x方向所示)的剖面图，提供基底100，包括多个分立的单元阵列区c，用于形成存储单元；基底100还包括沿列向(如图4a中y方向所示)位于单元阵列区c之间的选择栅区s、沿列向位于单元阵列区c和单元阵列区c相邻一侧选择栅区s之间的第一过渡区i。
82.基底100为形成或非门快闪存储器(nor flash memory)提供工艺平台。具体地，本实施例中，所述基底100用于形成4f2型nor快闪阵列。在这种nor型快闪阵列中，nvm单元的面积可以仅为4f2(其中f为最小特征尺寸feature)，有利于提高存储单元面密度。
83.单元阵列区c用于形成存储单元。选择栅区s沿列向位于单元阵列区c之间，用于形成选择栅(select gate，sg)。后续形成位于单元阵列区c的主沟槽、位于相邻一侧选择栅s区的第一偏移槽、以及位于主沟槽和第一偏移槽之间的第一过渡槽，第一偏移槽相对于主沟槽沿行向朝第一侧偏移。第一过渡区i用于连接单元阵列区c和相邻的选择栅区s。
84.本实施例中，基底100还包括沿列向位于单元阵列区c和相邻另一侧选择栅区s之间的第二过渡区ii。第一过渡区i和相邻的选择栅区s构成第一选择栅单元(未标示)；第二过渡区ii和相邻的选择栅区s构成第二选择栅单元(未标示)，第二选择栅单元和第一选择栅单元关于单元阵列区c中心对称。
85.本实施例中，基底100包括衬底。作为一种示例，衬底为硅衬底。
86.继续参考图4，在基底100上形成浮栅110。
87.浮栅110用于后续形成浮栅结构。其中，在nor快闪存储器工作时，浮栅结构能够捕捉电子并储存电子，并且在掉电之后，存储于浮栅结构中的电子也不会流失，且浮栅结构中存储的电荷量，能够改变场效应管的导通电压，而不同的导通电压能够代表不同的状态，从而实现了信息的存储。
88.本实施例中，浮栅110的材料为多晶硅。
89.本实施例中，在形成浮栅110之前，形成方法还包括：在基底100上形成隧穿氧化(tunnel oxide，tox)层101(如图4b所示)。隧穿氧化层101用于隔离浮栅110与基底100，隧穿氧化层101还用于提供电子从基底100到浮栅结构的隧穿通道。本实施例中，隧穿氧化层101的材料为氧化硅。
90.本实施例中，在形成浮栅110之后，形成方法还包括：在浮栅110上形成应力缓冲层102；在应力缓冲层102上形成硬掩膜材料层103。
91.应力缓冲层102用于在形成硬掩膜材料层103时提供缓冲作用，有利于减小直接在浮栅110上形成硬掩膜材料层103时产生位错问题的概率。
92.本实施例中，应力缓冲层102的材料为氧化硅。
93.后续先形成掩膜层，之后将掩膜层的图形传递至硬掩膜材料层103中以形成硬掩膜层，硬掩膜层用于作为刻蚀浮栅110和部分厚度的基底100以形成沟槽的掩膜。本实施例中，硬掩膜材料层103的材料为氮化硅。
94.参考图5至图7，图5a为俯视图，图5b为图5a在dd位置处的剖面图，图6为图5a在单元阵列区、第一过渡区和相邻的选择栅区的局部放大图，图7为图5a在单元阵列区、第二过渡区和相邻的选择栅区的局部放大图，图形化浮栅110和部分厚度的基底100，形成多条沿列向延伸且沿行向排布的沟槽(未标示)，沟槽包括位于单元阵列区c的主沟槽200、位于相邻一侧选择栅区s的第一偏移槽210、以及位于主沟槽200和第一偏移槽210之间的第一过渡槽230，第一过渡槽230具有在沿行向第一侧的第一过渡侧壁31和在沿行向第二侧的第二过渡侧壁32，第一偏移槽210相对于主沟槽200沿行向朝第一侧偏移；沟槽还包括沿行向与第一偏移槽210间隔排布的第一次沟槽250，第一次沟槽250具有位于第一过渡区i与第二过渡侧壁32相对的次侧壁30。本实施例中，所述次侧壁30作为第一次侧壁30。
95.设定位于第一过渡区i、与第二过渡侧壁32平行设置的第一参考边10和第二参考边20，分别对应位于第二过渡侧壁32沿行向的第一侧和沿行向的第二侧，所述第一参考边10连接主沟槽200和第一偏移槽210沿行向第一侧的侧壁，所述第二参考边20连接所述第一次沟槽250位于选择栅区s沿行向第一侧的侧壁；其中，第一过渡侧壁31位于第一参考边10沿行向的第一侧；或者，第一次侧壁30位于第二参考边20远离第二过渡侧壁32的一侧；或者，第一过渡侧壁31位于第一参考边10沿行向的第一侧，且第一次侧壁30位于第二参考边20远离第二过渡侧壁32的一侧。
96.与第一过渡侧壁位于所述第一参考边的位置相比，当第一过渡侧壁31位于第一参考边10沿行向的第一侧时，所述第一过渡槽230在沿行向的空间更大；与第一次侧壁位于所述第二参考边的位置相比，当第一次侧壁30位于第二参考边20远离第二过渡侧壁32的一侧时，位于所述第二过渡侧壁32沿行向第二侧的浮栅110和基底100的尺寸更大；形成沟槽的过程包括形成图形化浮栅110和部分厚度基底100的掩膜层，掩膜层中形成有用于定义所述沟槽图形的掩膜开口，掩膜层通常通过光刻工艺形成，本实施例增大了所述第一过渡槽230在沿行向的空间，或增大了位于所述第二过渡侧壁32沿行向第二侧的浮栅110和基底100的尺寸，相应增大了掩膜开口在对应位置的尺寸，从而有利于增大形成掩膜层的光刻工艺的工艺窗口，例如：缓解光刻工艺解析度的限制、改善光学邻近效应等，进而有利于降低形成沟槽的工艺难度，相应有利于提高图形传递的精度，提高了沟槽的图形精度和形貌质量。
97.此外，本实施例使第一过渡侧壁31位于第一参考边10沿行向的第一侧，或使第一次侧壁30位于第二参考边20远离第二过渡侧壁32的一侧，与第一过渡侧壁位于第一参考边的位置、第一次侧壁位于第二参考边的位置，并通过增大第一过渡区沿列向的面积以增大第一过渡槽侧壁之间的间隔相比，本实施例避免了增加第一过渡区的面积，从而避免无效面积的增加，有利于提高晶圆面积的利用率。
98.沟槽用于为后续形成隔离结构提供空间位置，沟槽还用于定义基底100的有源区(active area，aa)和隔离区。被沟槽相隔离的基底100用于作为有源区，剩余区域作为隔离区。
99.沟槽包括位于基底100中的底部沟槽10和位于底部沟槽10上的顶部沟槽20，顶部沟槽20与底部沟槽10相连通。其中，底部沟槽10为形成隔离结构提供空间位置。
100.主沟槽200用于隔离单元阵列区c的有源区，主沟槽200为后续形成隔离结构的主延伸部提供形成空间。第一偏移槽210用于隔离选择栅区s的有源区，第一偏移槽210用于为后续形成隔离结构的第一偏移延伸部提供空间。第一过渡槽230用于连接第一偏移槽210和
主沟槽200。后续在第一过渡槽230中形成隔离结构的第一过渡延伸部。
101.本实施例中，第一偏移槽210相对主沟槽200沿行向朝第一侧偏移，因此，第一过渡槽230相对于主沟槽200沿行向朝第一侧弯曲。具体地，第二过渡侧壁32与主沟槽200的侧壁之间具有夹角。主沟槽200的侧壁沿列向延伸，也就是说，第二过渡侧壁32与列向之间具有夹角。
102.本实施例中，第二过渡侧壁32与列向之间的夹角为参考夹角θ。
103.第一参考边10和第二参考边20均与第二过渡侧壁32相平行，因此，第一参考边10或第二参考边20与列向之间的夹角也为参考夹角θ。
104.本实施例中，第一过渡侧壁31与第一参考边10之间的夹角大于0
°
，且小于或等于参考夹角θ。
105.第一过渡侧壁31与第一参考边10之间的夹角大于0
°
，从而使第一过渡侧壁31相对于第一参考边10更远离第二过渡侧壁32，第一过渡侧壁31相对于第一参考边10沿行向朝第一侧偏转，相应增大所述第一过渡槽230在沿行向的空间；第一过渡侧壁31与第一参考边10之间的夹角小于或等于参考夹角θ，从而保证第一过渡侧壁31不会相对于第一偏移槽210沿行向第一侧的侧壁朝行向第一侧偏转，以防止对第一过渡槽230沿行向第一侧的图形结构产生影响，后续在沿行向相邻主沟槽200之间的有源区基底100中形成源区，源区还沿列向延伸至第一过渡槽230沿行向的第一侧，第一过渡侧壁31与第一参考边10之间的夹角小于或等于参考夹角θ，有利于防止对源区造成影响，相应提高工艺兼容性、降低工艺风险。
106.作为一种示例，第一过渡侧壁31位于第一参考边10沿行向的第一侧，且第一过渡侧壁31与第一偏移槽210的侧壁相齐平，也就是说，第一过渡侧壁31与第一参考边10之间的夹角为θ，第一过渡侧壁31与列向相平行。
107.相应地，本实施例中，第一过渡槽230由第二过渡侧壁32和第一参考边10构成的平行槽(未标示)、以及由第一参考边10与第一过渡侧壁31构成的三角槽组成。其中，平行槽为平行四边形结构，三角槽呈直角三角形结构。三角槽还包括与第一参考边10和第一过渡侧壁31之间夹角相对的侧壁，所述与第一参考边10和第一过渡侧壁31之间夹角相对的侧壁与行向相平行，从而防止第一过渡槽230位于单元阵列区c上，相应防止对单元阵列区c的图形产生不良影响，还有利于降低第一过渡槽230的图案复杂度，相应降低第一过渡槽230的形成难度。
108.第一次沟槽250位于选择栅区s上，用于隔离沿行向位于第一次沟槽250两侧的有源区。第一次沟槽250还用于为后续形成第一次延伸部提供空间。
109.本实施例中，第一次侧壁30与第二参考边20之间的夹角大于0
°
，且小于或等于参考夹角θ的余角。
110.第一次侧壁30与第二参考边20之间的夹角大于0
°
，从而使第一次侧壁30相对于第二参考边20更远离第二过渡侧壁32，相应增大位于所述第二过渡侧壁32沿行向第二侧的基底100和浮栅110的尺寸；第一次侧壁30与第二参考边20之间的夹角小于或等于参考夹角θ的余角，从而保证增大位于所述第二过渡侧壁32沿行向第二侧的基底100和浮栅110的尺寸的同时，第一次侧壁30至多与列向相垂直，而不会在此基础上更靠近选择栅区s，相应保证后续位于选择栅区s的第一次延伸部在沿行向对相邻的有源区之间的隔离作用。
111.需要说明的是，在实际工艺中，考虑到工艺偏差以及增大形成沟槽的工艺窗口等
原因，所述第一次侧壁30可以与行向之间具有一定的误差夹角，且后续在选择栅区s上形成选择栅时，选择栅的边缘与第一过渡区i之间具有一定的距离，因此，即使第一次侧壁30与行向之间具有误差夹角，对半导体结构的性能影响也较小。
112.本实施例中，第一次侧壁30位于第二参考边20远离第二过渡侧壁32的一侧，第一次侧壁30与列向相垂直，第一次侧壁30与第二参考边20之间的夹角等于参考夹角的余角，也就是说，第一次沟槽250为位于选择栅区s的矩形结构槽，从而有利于降低第一次沟槽250的图案复杂度，相应降低形成第一次沟槽250的工艺难度。相应地，本实施例中，第一次侧壁30沿列向位于第一过渡区i与选择栅区s之间的交界处。
113.需要说明的是，本实施例中，以上第一次沟槽250和第一过渡槽230的形状以及侧壁的位置仅作为一种示例。在其他实施例中，第一次沟槽和第一过渡槽的形状及位置不仅限于此，只要满足以下条件即可：第一过渡侧壁位于第一参考边沿行向的第一侧；或者，第一次侧壁位于第二参考边远离第二过渡侧壁的一侧；或者，第一过渡侧壁位于第一参考边沿行向的第一侧，且第一次侧壁位于第二参考边远离第二过渡侧壁的一侧。
114.本实施例中，基底100还包括沿列向位于单元阵列区c和相邻另一侧选择栅区s之间的第二过渡区ii；第一过渡区i和相邻的选择栅区s构成第一选择栅单元(未标示)，第二过渡区ii和相邻的选择栅区s构成第二选择栅单元(未标示)，第二选择栅单元和第一选择栅单元关于单元阵列区c中心对称。
115.相应地，本实施例中，沟槽还包括位于单元阵列区c相邻另一侧选择栅区s的第二偏移槽220、以及位于主沟槽200和第二偏移槽220之间的第二过渡槽240，第二偏移槽220相对于主沟槽200沿行向朝第二侧偏移。
116.第二过渡槽240具有在沿行向第一侧的第三过渡侧壁41和沿行向第二侧的第四过渡侧壁42；第二次沟槽260具有位于第二过渡区ii与第三过渡侧壁41相对的第二次侧壁60。
117.设定位于第二过渡区ii与第三过渡侧壁41平行设置的第三参考边61和第四参考边62，分别对应位于第三过渡侧壁41沿行向的第二侧和第一侧，所述第三参考边61连接所述主沟槽200和第二偏移槽220沿行向第二侧的侧壁，第四参考边62连接所述第二次沟槽260位于选择栅区s沿行向第二侧的侧壁。
118.同样的，本实施例中，第四过渡侧壁42位于第三参考边61沿行向的第二侧；或者，第二次侧壁60位于第四参考边62远离第三过渡侧壁41的一侧；或者，第四过渡侧壁42位于第三参考边61沿行向的第二侧，且第二次侧壁60位于第四参考边62远离第三过渡侧壁41的一侧。
119.相应地，与所述第四过渡侧壁位于所述第三参考边的位置相比，当第四过渡侧壁42位于第三参考边61沿行向的第二侧时，能够增大第二过渡槽240沿行向的空间；与第二次侧壁位于第四参考边的位置相比，当第二次侧壁60位于第四参考边62远离第三过渡侧壁41的一侧时，能够增大位于所述第二过渡槽240沿行向第一侧的浮栅110和基底100的尺寸；因此，形成沟槽的掩膜层在对应位置的尺寸也相应更大，从而有利于增大形成沟槽的光刻工艺的窗口。
120.关于第二过渡槽240和第二次沟槽260的详细描述，可类比参考前述对第一过渡槽230和第一次沟槽250的具体描述，在此不再赘述。
121.本实施例中，形成沟槽的步骤包括：在浮栅110上形成掩膜层(图未示)，所述掩膜
层中形成有多条沿列向延伸且沿行向排布的掩膜开口(图未示)；以掩膜层为掩膜，沿掩膜开口依次刻蚀浮栅110和部分厚度的基底100，形成沟槽。
122.本实施例中，浮栅110上还形成有硬掩膜材料层103，因此，在硬掩膜材料层103上形成掩膜层，以掩膜层为掩膜沿掩膜开口刻蚀硬掩膜材料层103，形成硬掩膜层120，先将掩膜层的图案传递至硬掩膜材料层103中，再以硬掩膜层120为掩膜图形化浮栅110和部分厚度基底100，有利于提高图形化工艺的稳定性和工艺效果。
123.本实施例中，刻蚀浮栅110和部分厚度基底100的工艺包括各向异性的干法刻蚀工艺。各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，有利于提高刻蚀的剖面控制性和图形传递的精度。
124.参考图8，图8a为俯视图，图8b为图8a在dd位置处的剖面图，在所述沟槽中形成隔离结构300。隔离结构300用于在沿行向上隔离相邻器件。具体地，隔离结构300用于隔离相邻的有源区。
125.隔离结构300包括位于主沟槽200中的主延伸部(未标示)、位于第一偏移槽210中的第一偏移延伸部(未标示)、位于第二偏移槽220中的第二偏移延伸部(未标示)、位于第一过渡槽230中的第一过渡延伸部(未标示)、以及位于第二过渡槽240中的第二过渡延伸部(未标示)。
126.本实施例中，隔离结构300还包括位于第一次沟槽250中的第一次延伸部(未标示)以及位于第二次沟槽260中的第二次延伸部(未标示)。
127.本实施例中，隔离结构300形成于底部沟槽10中。本实施例中，隔离结构300为浅沟槽隔离结构(shallow trench isolation，sti)，隔离结构300的材料为氧化硅。
128.本实施例中，形成隔离结构300的步骤包括：形成填充沟槽的隔离材料层(图未示)；回刻蚀部分厚度的隔离材料层，位于底部沟槽中的剩余隔离材料层作为隔离结构300。形成隔离材料层的材料包括流动式化学气相沉积工艺。
129.隔离材料层的材料与基底100以及浮栅110的材料不同，回刻蚀隔离材料层的工艺对隔离材料层与基底100、以及对隔离材料层与浮栅110具有较大的刻蚀选择比，因此，本实施例中能够采用无掩膜刻蚀工艺，刻蚀部分厚度的隔离材料层以形成隔离结构300，有利于降低形成隔离结构300的工艺难度、节约工艺成本，而且，与在同一步骤中刻蚀隔离材料层和浮栅的方案相比，本实施例先回刻蚀部分厚度的隔离材料层，还有利于降低在浮栅110的底部产生底脚(footing)缺陷的问题，此外，刻蚀工艺对隔离材料层和浮栅110、以及对隔离材料层与基底100具有较高的刻蚀选择比，有利于降低对浮栅110和基底100造成损伤的概率。
130.结合参考图9，图9a为俯视图，图9b为图9a在dd位置处的剖面图，本实施例中，形成方法还包括：在形成隔离结构300之后，刻蚀位于单元阵列区c的相邻隔离结构300之间的部分浮栅110，在浮栅110中形成沿列向延伸的开口400，开口400沿列向贯穿单元阵列区c、相邻的第一过渡区i和第二过渡区ii以及部分的选择栅区s。开口400的底部用于定义源区的形成区域。
131.本实施例中，形成开口400的步骤中，仅刻蚀浮栅110的材料，与在同一步骤中还刻蚀隔离结构的材料相比，本实施例有利于降低形成开口400的难度，降低在浮栅110的底部产生底脚缺陷的概率。
132.本实施例中，开口400沿列向还延伸至与第一过渡区i相邻的部分选择栅区s、以及与第二过渡区ii相邻的部分选择栅区s，从而后续在开口400下方的基底100中形成源区、以及后续形成位于选择栅区s的选择栅后，源区能够延伸至选择栅区s以与选择栅相连。
133.本实施例中，沿列向还延伸至与第一过渡区i相邻的部分选择栅区s的所述开口400，位于第一偏移延伸部和沿行向第一侧相邻的第一次延伸部之间；沿列向还延伸至与第二过渡区ii相邻的部分选择栅区s的所述开口400，位于第二偏移延伸部和沿行向第二侧相邻的第二次延伸部之间。
134.本实施例中，开口400的底部露出隧穿氧化层101，隧穿氧化层101能够在后续进行离子注入以形成源区或漏区的过程中，对基底100起到保护的作用，从而减小离子注入对基底100造成的注入损伤。
135.本实施例中，形成开口400的步骤包括：形成遮挡层(图未示)，覆盖隔离结构300、主延伸部两侧的部分浮栅110以及选择栅区s的部分浮栅110；以遮挡层为掩膜刻蚀浮栅110，形成开口400。
136.遮挡层用于作为刻蚀浮栅110以形成开口400的掩膜。本实施例中，遮挡层的材料包括光刻胶，遮挡层可以通过曝光、显影等光刻工艺形成。
137.本实施例中，形成遮挡层的步骤中，遮挡层中形成有露出位于主延伸部之间的部分浮栅110、沿列向延伸的图形开口(图未示)，图形开口沿列向贯穿单元阵列区c、相邻的第一过渡区i和第二过渡区ii、以及部分的选择栅区s。
138.本实施例中，图形开口的侧壁不需与主延伸部120的侧壁相对准，这有利于对形成图形开口的套刻偏移精准度的要求，相应有利于降低形成遮挡层的光刻工艺的难度，进而有利于增大形成开口400的光刻工艺的工艺窗口。
139.本实施例中，采用各向异性的干法刻蚀工艺，刻蚀位于相邻主延伸部之间的部分浮栅110，在浮栅110中形成开口400。具体地，本实施例中，在以遮挡层为掩膜，刻蚀位于相邻主延伸部之间的部分浮栅110的步骤中，依次刻蚀位于主延伸部之间的部分硬掩膜层120、应力缓冲层102以及浮栅110。
140.在形成开口400后，形成方法还包括：去除遮挡层，为后续进行离子注入做准备。具体地，去除遮挡层的工艺包括灰化工艺。
141.结合参考图10，图10a为俯视图，图10b为图10a在dd位置处的剖面图，本实施例中，形成方法还包括：在主延伸部、第一过渡延伸部以及部分的第一偏移延伸部沿行向第二侧侧壁的基底100中形成第一漏区510，以及在主延伸部、第二过渡延伸部和部分第二偏移延伸部沿行向第一侧侧壁的基底100中形成第二漏区520，在单元阵列区c、第一过渡区i和第二过渡区ii以及部分的选择栅区s的开口400下方的基底100中形成源区500。
142.由前述可知，本实施例增大了第一过渡槽230沿行向的空间或增大了位于所述第一过渡槽230沿行向第二侧的浮栅110和基底100的尺寸，相应增大了掩膜层中掩膜开口在对应位置的尺寸，从而有利于增大形成掩膜层的光刻工艺的工艺窗口，进而有利于降低形成沟槽的工艺难度，相应有利于提高图形传递的精度，提高了沟槽的图形精度和形貌质量，有利于防止位于第一过渡槽230两侧的有源区相接触，从而有利于防止位于第一过渡延伸部沿行向第二侧的第一漏区510和第一过渡延伸部沿行向第一侧的有源区相接触，进而保证第一过渡延伸部的隔离作用，相应提升了半导体结构的性能。
143.同样的，本实施例增大第二过渡槽240在沿行向的空间，或增大位于所述第三过渡侧壁41沿行向第一侧的浮栅110和基底100的尺寸，也有利于增大形成沟槽时的光刻工艺的工艺窗口，有利于防止位于第二过渡槽240两侧的有源区相接触，从而有利于防止位于第二过渡延伸部沿行向第一侧的第二漏区520和位于第二过渡延伸部沿行向第二侧的有源区相接触，进而保证第二过渡延伸部的隔离作用，相应提升了半导体结构的性能。
144.本实施例中，第一漏区510用于形成第一漏极次位线，第一漏区510沿着主延伸部和第一过渡延伸部沿行向第二侧的侧壁延伸，第一漏区510还延伸至相邻的第一偏移延伸部沿行向第二侧侧壁的部分基底100中，从而使第一漏区510延伸至第一过渡区i相邻的部分选择栅区s中，进而使与第一漏极次位线对应的存储单元与选择栅相连。
145.本实施例中，第二漏区520用于形成第二漏极次位线，第二漏区520沿着主延伸部以及第二过渡延伸部沿行向第一侧的侧壁延伸，第二漏区520还延伸至相邻的第二偏移延伸部沿行向第一侧侧壁的部分基底100中，从而使第二漏区520延伸至与第二过渡区ii相邻的部分选择栅区s中，进而使与第二漏极次位线对应的存储单元与选择栅相连。
146.源区500用于作为共源区(common source)。源区500位于开口400下方的基底100中，源区500沿列向延伸。
147.本实施例中，第一漏区510、第二漏区520和源区500在基底100中的掺杂深度小于隔离结构300的深度，从而使得第一漏区510与和源区500之间、第一漏区510与第二漏区520之间、以及第二漏区520和源区500之间能够被隔离结构300相隔离。
148.当形成nmos器件时，第一漏区510、第二漏区520和源区500的掺杂离子为n型离子；当形成pmos器件时，第一漏区510、第二漏区520和源区500的掺杂离子为p型离子。
149.本实施例中，为方便示意和说明，仅在剖面图中示意出隧穿氧化层101。
150.后续工艺步骤还包括：去除硬掩膜层120；形成保形覆盖所述基底100、浮栅110以及隔离结构300的栅氧化层；在栅氧化层上形成位于单元阵列区c和选择栅区s、且沿行向延伸的控制栅。关于后续的工艺步骤，本实施例中在此不再赘述。
151.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。