半导体封装结构及其制造方法与流程

1.本发明关于一种封装结构及其制造方法，特别是关于一种半导体封装结构及其制造方法。


背景技术：

2.随着资讯与车用电子的需求大幅增长，四方平面无引脚封装(quad flat no-lead；qfn)的封装结构因为具备较佳的散热效果以及较低的阻抗值及抗电磁干扰，目前已成为重要的半导体封装技术。
3.而在qfn结构中，铜片桥接(cooper clip)技术是适应大功率需求而产生的技术。铜片设计成具有高低落差的拱桥形状，利用点锡膏工艺(solder dispenser)将铜片与晶片接合，其具有较小的阻抗以承载大电流，并且可承受热应力产生的变形，因而适用于例如电晶体等高功率元件。
4.以下请参照图1a至图1d，以简单说明现有技术的封装结构中利用铜片桥接技术接合电晶体的部分。
5.如图1a所示，于一导线架(lead frame)101上配合网版印刷形成一锡膏层102。接着，如图1b，将一电晶体晶片103置放于锡膏层102上。而后，如图1c，于电晶体晶片103上形成焊锡104。最后，如图1d，将一桥接铜片105置放于对应的锡膏层102以及焊锡104上，并经过380摄氏度的高温回焊工艺后而使导线架101、电晶体晶片103及桥接铜片105相互接合。
6.上述的工艺及成品至少具有下列问题：
7.(1)封装结构使用了导线架以及桥接铜片，因此封装的高度(厚度)无法降低，而限制了其应用领域。
8.(2)焊锡或锡膏中皆含有相当高比例的铅，而铅金属会造成环境污染且对人体健康有着相当程度的影响。
9.(3)在380摄氏度的高温回焊工艺固定所有元件之前各个元件可能发生位移，而导致精度下降。
10.因此，如何改善上述缺点而提供一种能够整合高功率元件的半导体封装结构及其制造方法，实属当前重要课题之一。


技术实现要素：

11.有鉴于上述，本发明的一目的是提供一种半导体封装结构及其制造方法，以替代导线架的使用，且其能够降低含有高功率元件的半导体封装结构的高度，同时可以增加电性效能。本发明的另一目的是提供一种半导体封装结构及其制造方法，其能够不使用含铅的工艺而可符合环保的需求。
12.为达上述目的，本发明提供一种半导体封装结构，其包括叠设的一第一堆叠结构及一第二堆叠结构。第一堆叠结构包括一第一介电层、一第一图案化导电层、一第一功率晶片、至少一第一导电连接元件及至少一第一导电柱。第二堆叠结构包括一第二介电层、一第
二图案化导电层、一第二功率晶片、至少一第二导电连接元件、至少一第二导电柱及一第三图案化导电层。
13.第一介电层具有相对设置的一第一表面及一第二表面。第一图案化导电层嵌设于第一介电层内，且其中一侧暴露于第一介电层的第一表面。第一功率晶片嵌设于第一介电层中，并且具有相对设置的一第一电极布局及一第二电极布局。第一功率晶片通过一第一导电粘着层而以该第二电极布局端结合于第一介电层内的第一图案化导电层上。另外，第一功率晶片的第一电极布局上的电极垫设有至少一第一导电连接元件，且该第一导电连接元件的一端暴露于第一介电层的第二表面。第一导电柱嵌设于第一介电层中，且其中一端连接在第一介电层内的第一图案化导电层上，而另一端暴露于第一介电层的第二表面。
14.第二介电层具有相对设置的一第三表面及一第四表面，其中第三表面邻接于第一介电层的第二表面上。第二图案化导电层嵌设于第二介电层内，且其中一侧暴露于第二介电层的第三表面以连接第一导电柱及第一导电连接元件。第二功率晶片嵌设于第二介电层中，并且具有相对设置的一第三电极布局及一第四电极布局。第二功率晶片通过一第二导电粘着层而以该第四电极布局端结合于第二介电层内的第二图案化导电层上。另外，第二功率晶片的第三电极布局上的电极垫设有至少一第二导电连接元件，且该第二导电连接元件的一端暴露于第二介电层的第四表面，其中该第二功率晶片与该第一功率晶片沿着堆叠方向的投影是重叠的。第二导电柱嵌设于第二介电层内，且其中一端连接在第二介电层内的第二图案化导电层上，而另一端暴露于第二介电层的第四表面。第三图案化导电层设置于第二介电层的第四表面，以连接第二导电柱及第二导电连接元件。
15.于一实施例中，其中该第一电极布局及该第三电极布局包括汲极及闸极，该第二电极布局及该第四电极布局包括源极。
16.于一实施例中，其中该第一电极布局及该第三电极布局包括源极，该第二电极布局及该第四电极布局包括汲极及闸极。
17.于一实施例中，其中第一导电连接元件及该第一功率晶片的第一电极布局上电极垫接触面的几何轮廓系相仿。
18.于一实施例中，其中第二导电连接元件及该第二功率晶片的第三电极布局上电极垫接触面的几何轮廓系相仿。
19.于一实施例中，第一图案化导电层包括有彼此呈上下堆叠且电性连接的一图案化导电层及一外接导电柱层。其中外接导电柱层呈柱状，且一端部暴露于第一介电层的第一表面。
20.于一实施例中，半导体封装结构还包括一控制晶片，其具有相对设置的一主动面及一背面，并且控制晶片嵌设于第一介电层中。控制晶片以该背面通过第一导电粘着层而接置于第一图案化导电层，且控制晶片的主动面，通过多个第一导电连接元件与第二图案化导电层连接。
21.于一实施例中，其中第一导电连接元件及该控制功率晶片的主动面上电极垫接触面的几何轮廓系相仿。
22.于一实施例中，半导体封装结构还包括一控制晶片，其具有相对设置的一主动面及一背面，并且控制晶片嵌设于第二介电层中。控制晶片以该背面通过第二导电粘着层而接置于第二图案化导电层，且控制晶片的主动面，通过多个第二导电连接元件与第三图案
化导电层连接。
23.于一实施例中，其中第二导电连接元件及该控制功率晶片的主动面上电极垫接触面的几何轮廓相仿。
24.于一实施例中，第一导电连接元件与该第一功率晶片的该第二电极布局的电极垫及/或该控制晶片的该主动面的电极垫彼此接触的接触面的几何轮廓相仿。
25.于一实施例中，第二导电连接元件与该第二功率晶片的该第四电极布局的电极垫及/或该控制晶片的该主动面的电极垫彼此接触的接触面的几何轮廓相仿。
26.另外，为达上述目的，本发明提供一种半导体封装结构的制造方法，其包括下列步骤。提供一承载板；形成一第一堆叠结构；以及形成一第二堆叠结构。进一步说明，形成第一堆叠结构的步骤包括形成一第一图案化导电层于承载板上；提供一第一功率晶片，其具有相对设置的一第一电极布局及一第二电极布局，且通过一第一导电粘着层将第一功率晶片以该第二电极布局端结合于第一图案化导电层上；至少形成一第一导电连接元件于第一电极布局的电极垫上；至少形成一第一导电柱于第一图案化导电层上；以及，形成一第一介电层包覆第一图案化导电层、第一功率晶片及第一导电柱，并且暴露出第一导电柱的一端部及及第一导电连接元件的一端部。
27.形成第二堆叠结构的步骤包括形成一第二图案化导电层于第一堆叠结构的第一介电层上以连接第一导电柱及第一导电连接元件；提供一第二功率晶片，其具有相对设置的一第三电极布局及一第四电极布局，且通过一第二导电粘着层将第二功率晶片以该第四电极布局端结合于第二图案化导电层上，其中第二功率晶片与第一功率晶片沿着堆叠方向的投影是重叠的；至少形成一第二导电连接元件于第三电极布局的电极垫上；至少形成一第二导电柱于第二图案化导电层上；形成一第二介电层包覆第二图案化导电层、第二功率晶片以及第二功率晶片及第二导电柱，并且暴露出第二导电柱的一端部及第二导电连接元件的一端部；以及形成一第三图案化导电层于第二介电层上以连接第二导电柱及该第二导电连接元件。
28.于一实施例中，半导体封装结构的制造方法还包括其中该第一电极布局及该第三电极布局包括汲极及闸极，该第二电极布局及该第四电极布局包括源极。
29.于一实施例中，半导体封装结构的制造方法还包括其中该第一电极布局及该第三电极布局包括源极，该第二电极布局及该第四电极布局包括汲极及闸极。
30.于一实施例中，半导体封装结构的制造方法还包括下列步骤：于形成第一介电层的工艺前，提供一具有相对设置的主动面与背面的控制晶片，且通过一第一粘着层将控制晶片以该背面结合于第一图案化导电层，且控制晶片的主动面的电极垫上至少形成一第一导电连接元件；于形成该第一介电层后，暴露出第一导电柱的一端部及第一功率晶片与控制晶片上的这些第一导电连接元件的一端部。
31.于一实施例中，半导体封装结构的制造方法还包括下列步骤：于形成第二介电层的工艺前，提供一具有相对设置的主动面与背面的控制晶片，且通过一第二粘着层将控制晶片以该背面结合于该第二图案化导电层，且该控制晶片的主动面的电极垫上至少形成一第二导电连接元件；于形成第二介电层后，暴露出第二导电柱的一端部及第二功率晶片与控制晶片上的这些第二导电连接元件的一端部。
32.再者，为达上述目的，本发明还提供一种半导体封装结构的制造方法，其包括下列
步骤。提供一承载板；形成一第一堆叠结构；以及形成一第二堆叠结构。
33.进一步说明，形成第一堆叠结构的步骤包括形成一第一图案化导电层于该承载板上；提供一第一功率晶片，其具有相对设置的一第一电极布局及一第二电极布局，且通过一第一导电粘着层将该第一功率晶片以该第二电极布局端结合于该第一图案化导电层上；至少形成一第一导电柱于该第一图案化导电层上；形成一第一介电层包覆该第一图案化导电层、该第一功率晶片及该第一导电柱，并且暴露出该第一导电柱的一端部；于该第一介电层形成至少一第一开口，以暴露出该第一功率晶片的该第一电极布局；形成一第一导电连接元件于该第一开口内，以连接该第一电极布局。
34.形成该第二堆叠结构的步骤还包括形成一第二图案化导电层于该第一堆叠结构的该第一介电层上以连接该第一导电柱及该第一导电连接元件；提供一第二功率晶片，其具有相对设置的一第三电极布局及一第四电极布局，且通过一第二导电粘着层将该第二功率晶片以该第四电极布局端结合于该第二图案化导电层上，其中该第二功率晶片与该第一功率晶片沿着堆叠方向的投影是重叠的；至少形成一第二导电柱于该第二图案化导电层上；形成一第二介电层包覆该第二图案化导电层、该第二功率晶片及该第二导电柱，并且暴露出该第二导电柱的一端部；于该第二介电层形成至少一第二开口，以暴露出该第二功率晶片的该第三电极布局；形成一第二导电连接元件于该第二开口内，以连接该第三电极布局；形成一第三图案化导电层于该第二介电层上以连接该第二导电柱及该第二导电连接元件。
35.于一实施例中，半导体封装结构的制造方法还包括其中该第一电极布局及该第三电极布局包括汲极及闸极，该第二电极布局及该第四电极布局包括源极。
36.于一实施例中，半导体封装结构的制造方法还包括其中该第一电极布局及该第三电极布局包括源极，该第二电极布局及该第四电极布局包括汲极及闸极。
37.于一实施例中，其中形成第一堆叠结构的步骤还包括下列步骤：形成一呈柱状的外接导电柱层于承载板的一表面；形成一第一子介电层包覆外接导电柱层与承载板的表面上；形成一图案化导电层于外接导电柱层以及第一子介电层上，其中外接导电柱层以及图案化导电层共同形成第一图案化导电层；以及于完成第一功率晶片及第一导电柱的工艺后，形成一第二子介电层于第一子介电层上，并且包覆第一子介电层、第一图案化导电层、第一导电粘着层、第一功率晶片及第一导电柱，并且暴露出第一导电柱的一端部，其中第一子介电层与第二子介电层共同形成第一介电层。
38.于一实施例中，半导体封装结构的制造方法还包括于形成第一介电层的工艺前，提供一具有相对设置的主动面及背面的控制晶片，且先通过第一粘着层将控制晶片以该背面结合于第一图案化导电层；于形成第一介电层后，再于第一介电层形成多个第一开口，以暴露出第一功率晶片的第一电极布局及控制晶片的主动面；以及形成多个第一导电连接元件于这些第一开口，以分别连接第一功率晶片的第一电极布局及控制晶片的主动面。
39.于一实施例中，半导体封装结构的制造方法还包括于形成第二介电层的工艺前，提供一具有相对设置的主动面及背面的一控制晶片，且先通过第二粘着层将控制晶片以该背面结合于第二图案化导电层；于形成第二介电层后，再于第二介电层形成若干第二开口，以暴露出第二功率晶片的第三电极布局及控制晶片的主动面；以及形成多个第二导电连接元件于这些第二开口，以分别连接第二功率晶片的第三电极布局及控制晶片的主动面。
40.于一实施例中，其中形成该第一开口的方法是以镭射或电浆或机钻或曝光显影蚀刻工艺来形成，而形成该第一导电连接元件的方法是以电镀或填料或沉积或图案化工艺来形成。
41.于一实施例中，其中形成该第二开口的方法是以镭射或电浆或机钻或曝光显影蚀刻工艺来形成，而形成该第二导电连接元件的方法是以电镀或填料或沉积或图案化工艺来形成。
42.承上所述，本发明的半导体封装结构及其制造方法将例如为电晶体晶片的第一功率晶片以及第二功率晶片以上下层堆叠，且晶片朝同一方向的方式设置，据以缩短晶片的间电性连接的距离(即第一功率晶片的第一电极布局可直接电性连接第二功率晶片的第四电极布局)以增加电性效能。另一方面，利用通过线路结构来直接电性连接该第一功率晶片及该第二功率晶片，以取代现有的导线架与回焊工艺，也能够大幅度的提高封装结构的精度、降低封装高度以及符合环境保护的需求。
附图说明
43.下面结合附图和具体实施方式对本发明作进一步详细的说明。
44.图1a至图1d是现有技术的封装结构中利用铜片桥接技术接合电晶体的制造方法示意图；
45.图2是依据本发明较佳实施例的半导体封装结构的第一种状态的示意图；
46.图3a至图3m是依据本发明较佳实施例的半导体封装结构的第一种制造方法示意图；
47.图4a至图4c是本发明较佳实施例的半导体封装结构的部分第二种制造方法的示意图；
48.图5是依据本发明较佳实施例的半导体封装结构的第二种状态的示意图；
49.图6a及图6b是依据本发明较佳实施例的半导体封装结构的第三种状态的示意图；
50.图7是依据本发明较佳实施例的半导体封装结构的第四种状态的示意图。
51.附图标记说明
52.101：导线架；102：锡膏层；103：电晶体晶片；104：焊锡；105：桥接铜片；2,2a,2b：半导体封装结构；20：第一堆叠结构；21：承载板；211：表面；22：第一图案化导电层；2211：表面；221：外接导电柱层；222：图案化导电层；23：第一介电层；231：第一子介电层；232：第二子介电层；2311：第一表面；2312：第二表面；24-1,24-1
′
,24-2：第一导电粘着层；25：第一功率晶片；251：第一电极布局；252：第二电极布局；26：控制晶片；261：主动面；262：背面；27-1,27-2,27-3,27-4,27-1
′
：第一导电连接元件；28-1,28-2：第一导电柱；30：第二堆叠结构；31：第二图案化导电层；32,32
′
：第二导电粘着层；33：第二功率晶片；331：第三电极布局；332：第四电极布局；34-1,34-2,34-3,34-4,34-1
′
：第二导电连接元件；35-1,35-2：第二导电柱；36：第二介电层；361：第三表面；362：第四表面；37：第三图案化导电层；38：保护层；39：防焊保护层；391：开口；d1,d2：汲极；g1,g2：闸极；s1,s2：源极；o1-1,o1-2,o1-3,o1-4：第一开口；o2-1,o2-2：第二开口。
具体实施方式
53.下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
54.请参照图2所示，本发明较佳实施例的半导体封装结构2的第一种状态实施例包括一第一堆叠结构20以及一第二堆叠结构30。其中第二堆叠结构30叠设于第一堆叠结构20之上。第一堆叠结构20包括一第一图案化导电层22、一第一介电层23、两个第一导电粘着层24-1、24-2、一第一功率晶片25、一控制晶片26、四个第一导电连接元件27-1、27-2、27-3、27-4以及两个第一导电柱28-1、28-2。第二堆叠结构30包括一第二图案化导电层31、一第二导电粘着层32、一第二功率晶片33、两个第二导电连接元件34-1、34-2、两个第二导电柱35-1、35-2、一第二介电层36、一第三图案化导电层37以及一保护层38。
55.第一介电层23具有相对设置的一第一表面2311及一第二表面2312。第一图案化导电层22位于第一介电层23的第一表面2311。详细来说，第一图案化导电层22嵌设于第一介电层23中，并暴露出第一图案化导电层22的一表面2211于第一介电层23的第一表面2311。
56.在本实施例中，第一图案化导电层22具有相互叠设的一外接导电柱层221及一图案化导电层222。其中外接导电柱层221的表面2211暴露于第一介电层23的第一表面2311，其可作为电极垫，而可与其他装置或结构电性连接(诸如pcb电路板等，图未示出)。其中，第一图案化导电层22的材质可以包括铜，并且露出的表面可进一步形成表面处理层，诸如浸镀锡it(immersion tin)、电镀镍钯金enepig(electroless nickel electroless palladium immersion gold)、电镀镍钯enep(electroless nickel electroless palladium)及有机保焊剂osp(organic solderability preservatives)等。
57.第一功率晶片25具有一第一电极布局251以及一第二电极布局252。其中第一电极布局251以及第二电极布局252相对设置。第一功率晶片25嵌设于第一介电层23中，且该第一功率晶片25通过第一导电粘着层24-1而以该第二电极布局252端结合于第一介电层23内的图案化导电层222上。
58.控制晶片26具有相对设置的一主动面261及一背面262。与第一功率晶片25类似，控制晶片26嵌设于第一介电层23中，且该控制晶片26以该背面262通过第一导电粘着层24-2而结合于图案化导电层222上。然而，在其他实施例中，由于控制晶片26的背面262可能不具有连接垫，因此不需要导电功能，而可选用较为便宜的粘着层。当然在其他实施例中，如果控制晶片的背面亦具有输出/输入连接垫(i/o pad)，则必须选用具导电功能的粘着层而与第一图案化导电层22电性连接。
59.第一导电粘着层24-1设置于第一功率晶片25的第二电极布局252与图案化导电层222之间，因此形成电性连接。第一导电粘着层24-2设置于控制晶片26的背面262与图案化导电层222之间，因此形成电性连接。
60.第一导电连接元件27-1、27-2设于第一功率晶片25的第一电极布局251的电极垫，而第一导电连接元件27-3、27-4设于控制晶片26的主动面261的电极垫，并且该些第一导电连接元件27-1、27-2、27-3、27-4的一端部，暴露于第一介电层23的第二表面2312。
61.第一导电柱28-1、28-2嵌设于第一介电层23中，并且第一导电柱28-1、28-2的一端
电性连接于图案化导电层222，而其另一端暴露于第一介电层23的第二表面2312。
62.于一实施例中，其中该第一导电连接元件27-1、27-2与该些第一功率晶片25的第一电极布局251电极垫接触面的几何轮廓相仿；其中该第一导电连接元件27-3、27-4与该些控制晶片26的主动面261电极垫接触面的几何轮廓相仿；因此，可有效增进彼此连接的电性表现。
63.第二介电层36具有相对设置的一第三表面361及一第四表面362，其中第三表面361结合于第一介电层23的第二表面2312。进一步说明，第二介电层36的第三表面361与第一介电层23的第二表面2312实质上为同一个平面。
64.第二图案化导电层31位于第二介电层36的第三表面361，并且通过第一堆叠结构20的第一导电连接元件27-1、27-2、27-3、27-4而与第一功率晶片25的第一电极布局251以及控制晶片26的主动面261电性连接。
65.第二功率晶片33具有一第三电极布局331及一第四电极布局332。第二功率晶片33嵌设于第二介电层36中，并且通过第二导电粘着层32而以该第四电极布局332端结合于第二介电层36内的第二图案化导电层31上。
66.第二导电连接元件34-1、34-2设于第二功率晶片33的第三电极布局331，并且该些第二导电连接元件34-1、34-2的一端部，暴露于第二介电层36的第四表面362。
67.第二导电柱35-1、35-2嵌设于第二介电层36内，且其中一端连接在第二介电层36内的第二图案化导电层31上，而另一端暴露于第二介电层36的第四表面362。
68.第三图案化导电层37设置于第二介电层36的第四表面362，以连接第二导电柱35-1、35-2及第二导电连接元件34-1、34-2。
69.于一实施例中，其中该第二导电连接元件34-1、34-2与该些第二功率晶片33的第三电极布局331电极垫接触面的几何轮廓相仿；如此，可有效增进彼此连接的电性表现。
70.在本实施例中，第一功率晶片25及第二功率晶片33为相同的功率晶片，其分别为一电晶体晶片，例如金属氧化物半导体场效电晶体(metal-oxide-semiconductor field-effect transistor；mosfet)晶片。因此，第二电极布局252以及第四电极布局332分别包括有一源极(source)s1、s2。另一方面，第一电极布局251以及第三电极布局331则分别包括有一闸极(gate)g1、g2及一汲极(drain)d1、d2。换言之，第三电极布局331相同于第一电极布局251，而第四电极布局332相同于第二电极布局252。另外，在其他实施例中，电晶体晶片还可以是双极性接面电晶体(bipolar junction transistor，bjt)晶片或是绝缘栅双极电晶体(insulated gate bipolar transistor，igbt)晶片等。
71.另外，在本实施例中，第一介电层23以及第二介电层36的材质可以为高填料含量介电材(high filler content dielectric material)，例如为铸模化合物(molding compound)，其是以酚醛基树脂(novolac-based resin)、环氧基树脂(epoxy-based resin)或硅基树脂(silicone-based resin)为主要基质，其占铸模化合物的整体比例约为8wt.％～12wt.％，并掺杂占整体比例约70wt.％～90wt.％的填充剂而形成。其中，填充剂可以包括二氧化硅及氧化铝，以达到增加机械强度、降低线性热膨胀系数、增加热传导、增加阻水及减少溢胶的功效。
72.接着，请搭配图2及图3a至图3m所示，半导体封装结构2的第一种制造方法包括步骤s01至步骤s17。
73.如图3a所示，步骤s01是提供一承载板21，其可以是金属板或绝缘板。于此要特别说明的是，本发明采用大板面型式(panel level type)的封装工艺；其中，承载板21的面积为单一晶圆面积的复数倍。由此，本发明的大尺寸承载板21能够对于切割自多个晶圆的全部晶片(或晶粒)同时进行封装工艺，而能有效节省制造时程。
74.而后，步骤s02是形成外接导电柱层221于承载板21的一表面211。接着，步骤s03是形成第一子介电层231于承载板21的表面211上并包覆外接导电柱层221。
75.如图3b所示，步骤s04是形成图案化导电层222于外接导电柱层221以及第一子介电层231上。其中外接导电柱层221及图案化导电层222共同构成第一图案化导电层22。在本实施例中，外接导电柱层221以及图案化导电层222可以通过微影蚀刻以及金属电镀技术而完成，而其材质例如为铜。
76.如图3c所示，步骤s05是通过第一导电粘着层24-1将第一功率晶片25设置于第一图案化导电层22上，并通过第一导电粘着层24-2将控制晶片26设置于第一图案化导电层22上。详细来说，第一功率晶片25及控制晶片26设置于图案化导电层222上。在本实施例中，第一功率晶片25以该第二电极布局252通过第一导电粘着层24-1而结合及电性连接于图案化导电层222，而控制晶片26以该背面262通过第一导电粘着层24-2而结合及电性连接于图案化导电层222。
77.如图3d所示，步骤s06是形成第一导电柱28-1、28-2于图案化导电层222上。在本实施例中，第一导电柱28-1、28-2可通过微影蚀刻以及金属电镀技术而完成，而其材质例如为铜。而在其他实施例中，第一导电柱28-1、28-2亦可通过非电镀技术而预先成形后，再通过导电粘着层而设置于图案化导电层222上。
78.如图3e所示，步骤s07是形成第二子介电层232于第一子介电层231上，并且包覆第一图案化导电层22、第一导电粘着层24-1、24-2、第一功率晶片25、控制晶片26及第一导电柱28-1、28-2。在本发明中，第一子介电层231及第二子介电层232即构成第一介电层23。要特别说明的是，在形成第二子介电层232后，还可通过研磨工序使得第一导电柱28-1、28-2的一端面暴露于第一介电层23的第二表面2312。
79.如图3f所示，步骤s08是于第一介电层23形成第一开口o1-1、o1-2、o1-3、o1-4以暴露出第一功率晶片25的第一电极布局251以及控制晶片26的主动面261。其中，第一开口o1-1、o1-2、o1-3、o1-4可以通过镭射钻孔(laser drilling)技术形成，或可选择通过电浆、机钻或曝光显影蚀刻工艺技术而形成。
80.如图3g所示，步骤s09是于该些第一开口o1-1、o1-2、o1-3、o1-4中形成第一导电连接元件27-1、27-2、27-3、27-4，并且形成第二图案化导电层31于第一介电层23上，以电性连接该些第一导电柱28-1、28-2及该些第一导电连接元件27-1、27-2、27-3、27-4。其中，第二图案化导电层31以及第一导电连接元件27-1、27-2、27-3、27-4可以通过微影蚀刻以及金属电镀技术而同时完成，而其材质例如为铜。
81.而在其他实施例中，第一导电连接元件27-1、27-2、27-3、27-4以及第二图案化导电层31也可分次电镀形成。另外，其他实施例中，第二图案化导电层31以及第一导电连接元件27-1、27-2、27-3、27-4还可通过填料或沉积或图案化工艺来形成。
82.如图3h所示，步骤s10是通过第二导电粘着层32将第二功率晶片33设置于第二图案化导电层31上。进一步说明，第二功率晶片33以该第四电极布局332端通过第二导电粘着
层32而结合及电性连接于第二图案化导电层31上。
83.如图3i所示，步骤s11是形成第二导电柱35-1、35-2于第二图案化导电层31上。类似于第一导电柱28-1、28-2，第二导电柱35-1、35-2可通过微影蚀刻以及金属电镀技术而完成，而其材质例如为铜。而在其他实施例中，第二导电柱35-1、35-2亦可通过非电镀技术而预先成形后，再通过导电粘着层而设置于第二图案化导电层31上。
84.如图3j所示，步骤s12是形成第二介电层36包覆第二图案化导电层31、第二功率晶片33及第二导电柱35-1、35-2。要特别说明的是，在形成第二介电层36后，还可通过研磨工序使得第二导电柱35-1、35-2的一端面暴露于第二介电层36的第四表面362。
85.如图3k所示，步骤s13是于第二介电层36形成第二开口o2-1、o2-2以暴露出第二功率晶片33的第三电极布局331。类似于第一开口o1-1、o1-2、o1-3、o1-4，第二开口o2-1、o2-2可以通过镭射钻孔技术形成，或可选择通过电浆、机钻或曝光显影蚀刻工艺技术而形成。
86.如图3l所示，步骤s14是于这些第二开口o2-1、o2-2中形成第二导电连接元件34-1、34-2，并且形成第三图案化导电层37于第二介电层36上，以电性连接该些第二导电柱35-1、35-2及该些第二导电连接元件34-1、34-2。其中，该些第二导电连接元件34-1、34-2以及第三图案化导电层37也可以通过微影蚀刻以及金属电镀技术而完成，而其材质例如为铜，于此并未加以限制。而在其他实施例中，第二导电连接元件34-1、34-2以及第二图案化导电层31也可分次电镀形成。另外，第二导电连接元件以及第三图案化导电层也可通过填料或沉积或图案化工艺来形成。
87.最后如图3m所示，步骤s15是形成保护层38以及移除承载板21，以形成如图2所示的半导体封装结构2。其中，保护层38形成于第二介电层36上并包覆第三图案化导电层37。同时，至此步骤于第一堆叠结构20上形成第二堆叠结构30。在本实施例中，保护层38的材质可以选择绝缘以及抗氧化的材质。
88.接着，以下再简述半导体封装结构2的第二种制造方法，其包括步骤s21至步骤s36。其中，步骤s21至步骤s25与步骤s01至步骤s05相同，故予以省略叙述。
89.请参照图4a所示，步骤s26是于第一功率晶片25的第一电极布局251上形成第一导电连接元件27-1、27-2，以及于控制晶片26的主动面261上形成第一导电连接元件27-3、27-4。与前述实施例相同，第一导电连接元件27-1、27-2、27-3、27-4可以通过微影蚀刻以及金属电镀技术而完成，而其材质例如为铜。
90.于一实施例中，这些第一导电连接元件与第一电极布局251上电极垫接触面的几何轮廓相仿，另外，这些第一导电连接元件与控制晶片26主动面261上电极垫接触面的几何轮廓亦相仿，如此可有效提升电性表现。上述的接触面的几何轮廓相仿可包括完全相同或包括因工艺公差而导致的稍微不同。
91.接着如图4b所示，步骤s27与步骤s07相同，形成第一导电柱28-1、28-2于图案化导电层222上，其余细节则不再赘述。
92.接着如第图4c所示，步骤s28形成第二子介电层232于第一子介电层231上，并且包覆第一图案化导电层22、第一导电粘着层24-1、24-2、第一功率晶片25、控制晶片26、第一导电连接元件27-1、27-2、27-3、27-4及第一导电柱28-1、28-2。要特别说明的是，在形成第二子介电层232后，还可通过研磨工序使得第一导电柱28-1、28-2的一端面及第一导电连接元件27-1、27-2、27-3、27-4的一端面暴露于第一介电层23的第二表面2312。
93.而后的步骤s29至步骤s36则与前述的步骤s10至步骤s17相同，最后形成如图2所示的半导体封装结构，故于此不再赘述；其中，于形成第二导电柱35-1、35-2之前，先于第二功率晶片33的第三电极布局331上形成第二导电连接元件34-1、34-2。与前述实施例相同，第二导电连接元件34-1、34-2可以通过微影蚀刻以及金属电镀技术而完成，而其材质例如为铜。
94.于一实施例中，该些第二导电连接元件34-1、34-2与第三电极布局331上电极垫接触面的几何轮廓相仿，以有效提升电性表现。
95.本发明的半导体封装结构，除了上述的第一状态之外，还至少具有下述的两种变化状态。半导体封装结构的第二种变化状态请参照图5及相关说明；而半导体封装结构的第三种变化状态请参照图6a及图6b及相关说明。
96.如图5所示，本发明较佳实施例的半导体封装结构的第二状态与前述第一状态的半导体封装结构2的区别在于第二状态的半导体封装结构2a的第一功率晶片25以及第二功率晶片33的设置方向是与前述实施例的第一功率晶片25以及第二功率晶片33为上下相反的。换言之，该第一功率晶片25是以第一电极布局251端通过第一导电粘着层24-1
′
结合于第一图案化导电层22，而该第二功率晶片33是以第三电极布局331端通过第二导电粘着层32
′
结合于第二图案化导电层31。其余与前述实施例相同的组成，于此则不再赘述。
97.于一实施例中，该些第一导电连接元件27-1’与第二电极布局252上电极垫接触面的几何轮廓相仿，以有效提升电性表现。
98.于一实施例中，该些第二导电连接元件34-1’与第四电极布局332上电极垫接触面的几何轮廓相仿，以有效提升电性表现。
99.如图6a及图6b所示，本发明较佳实施例的半导体封装结构的第三状态与前述第一状态及第二状态的半导体封装结构的区别在于第一图案化导电层22仅由图案化导电层222所构成，也因此第一介电层23亦仅由第二子介电层232所构成。换言之，第一图案化导电层22以及第一介电层23分别为单一层的结构，其可以分别在同一个步骤中成形。再者，于该第一图案化导电层22的底侧可再包覆一防焊保护层39，并且该防焊保护层39形成有多个开口391，以暴露出部分的第一图案化导电层22作为焊垫之用。
100.另外，在上述的三种半导体封装状态，其中，控制晶片26除了嵌设于第一介电层23中之外，亦可嵌设于第二介电层36中，并且电性连接于第三图案化导电层(如图7所示)，以使得整体设计能够更为灵活。进一步说明，半导体封装结构2b的控制晶片26是以该背面262通过第二粘着层32而结合于第二图案化导电层31，并且以该主动面面261通过第二导电连接元件34-3、34-4而电性连接于第三图案化导电层37。
101.并且，上述的第一导电连接元件、第二导电连接元件亦可以是导电柱，其可以为通过电镀工序或非电镀工序所形成的铜柱、铜合金柱或其他导电金属柱。
102.综上所述，本发明的一种半导体封装结构及其制造方法是将例如为电晶体晶片的第一功率晶片以及第二功率晶片以相互颠倒的方式设置，其具有下列特点：
103.(1)将第一功率晶片以及第二功率晶片以上下层的方式设置，且将其以相同的方向(例如第一电极布局、第三电极布局皆朝上或朝下)设置，据此以缩短功率晶片之间电性连接的距离，并且通过诸如电镀铜导体直接电性连接，而非如传统导线架通过焊球来电性连接，因此能确切增加电性效能，且因不须使用传统导线架而可减少封装结构的高度。
104.(2)利用半导体工艺取代现有技术的导线架回焊工艺，以大幅度的提高封装结构的精度。
105.(3)工艺中舍弃含铅的导线架回焊工艺，因而可以符合环保的趋势。
106.(4)功率晶片的一侧使用导电粘着层(或粘着层)来固定于第一图案化导电层或第二图案化导电层，可以简化工艺。
107.以上说明内容仅为本发明较佳实施例，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。