半导体结构及其形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.随着集成电路高密度的发展趋势，构成电路的器件更紧密地放置在芯片中以适应芯片的可用空间。相应地，半导体衬底单位面积上有源器件的密度不断增加，因此器件之间的有效绝缘隔离变得更加重要。
3.浅沟槽隔离(shallow trench isolation，sti)技术具有良好的隔离效果(例如：工艺隔离效果和电性隔离效果)，浅沟槽隔离技术还具有减少占用晶圆表面的面积、增加器件的集成度等优点。因此，随着集成电路尺寸的减小，器件有源区之间的隔离现主要采用浅沟槽隔离层。
4.然而，现有技术所形成的隔离层容易导致半导体器件的电学性能下降。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构及其形成方法，能够有效的提升最终形成的半导体结构的性能。
6.为解决上述问题，本发明提供一种半导体结构，包括：衬底，所述衬底上具有若干相互分立的鳍部，所述鳍部沿第一方向延伸，所述鳍部沿所述第一方向包括边缘区以及位于所述边缘区之间的中间区，所述鳍部包括第一区以及位于所述第一区上的第二区，所述第一区的侧壁相对于所述第二区的侧壁凹陷；位于所述衬底上的隔离层，所述隔离层覆盖部分所述第一区，且所述隔离层的顶部表面低于所述鳍部的顶部表面；横跨所述边缘区的第一栅极结构，部分所述第一栅极结构位于所述鳍部的部分侧壁和顶部表面，且部分所述第一栅极结构位于部分隔离层表面；位于所述鳍部内的源漏掺杂层，所述源漏掺杂层位于所述第一栅极结构一侧。
7.可选的，所述隔离层的材料包括氧化硅。
8.可选的，还包括：位于所述衬底上的介质层，所述介质层覆盖所述第一栅极结构的侧壁。
9.相应的，本发明的技术方案还提供了一种半导体结构的形成方法，包括：提供衬底，所述衬底上具有若干相互分立的鳍部，所述鳍部沿第一方向延伸，所述鳍部沿所述第一方向包括边缘区以及位于所述边缘区之间的中间区，所述鳍部包括初始第一区以及位于所述初始第一区上的第二区；去除部分所述初始第一区，形成第一区，所述第一区的侧壁相对于所述第二区的侧壁凹陷；在所述衬底上形成隔离层，所述隔离层覆盖部分所述第一区，且所述隔离层的顶部表面低于所述鳍部的顶部表面；形成横跨所述边缘区的第一栅极结构，部分所述第一栅极结构位于所述鳍部的部分侧壁和顶部表面，且部分所述第一栅极结构位于部分隔离层表面；在所述鳍部内形成源漏掺杂层，所述源漏掺杂层位于所述第一栅极结构一侧。
10.可选的，去除部分所述初始第一区的方法包括：在所述第二区的侧壁和顶部表面形成保护层；在形成所述保护层之后，采用刻蚀工艺去除部分初始第一区，形成所述第一区。
11.可选的，所述刻蚀工艺包括各向同性的湿法刻蚀工艺。
12.可选的，所述保护层的材料包括有机材料。
13.可选的，所述保护层的形成方法包括：化学气相沉积工艺和物理气相沉积工艺。
14.可选的，所述隔离层的形成方法包括：在所述衬底上形成初始隔离层，所述初始隔离层覆盖所述鳍部；回刻蚀所述初始隔离层，形成所述隔离层，所述隔离层覆盖部分所述第一区，且所述隔离层的顶部表面低于所述鳍部的顶部表面。
15.可选的，所述隔离层的材料包括氧化硅。
16.可选的，所述初始隔离层形成工艺包括：流体化学气相沉积工艺。
17.可选的，在形成所述栅极结构之前，还包括：在所述隔离层上形成若干第一伪栅结构，所述第一伪栅结构横跨所述鳍部的边缘区，且所述第一伪栅结构覆盖所述鳍部的部分侧壁和顶部表面。
18.可选的，所述源漏掺杂层的形成方法包括：以所述第一伪栅结构为掩膜刻蚀所述鳍部，在所述鳍部内形成源漏开口；在所述源漏开口内形成所述源漏掺杂层。
19.可选的，在所述源漏开口内形成所述源漏掺杂层的方法包括：采用外延生长工艺在所述源漏开口内形成外延层；在形成所述外延层的过程中采用原位掺杂工艺在所述外延层中掺入所述源漏离子，形成所述源漏掺杂层。
20.可选的，在形成所述第一伪栅结构之后，还包括：在所述衬底上形成介质层，所述介质层覆盖所述第一伪栅结构的侧壁。
21.可选的，所述介质层的形成方法包括：在所述衬底上形成初始介质层，所述初始介质层覆盖所述第一伪栅结构；对所述初始介质层进行平坦化处理，直至暴露出所述第一伪栅结构的顶部表面为止，形成所述介质层。
22.可选的，所述第一栅极结构的形成方法包括：去除所述第一伪栅结构，在所述介质层内形成栅极开口；在所述栅极开口内形成所述第一栅极结构。
23.可选的，所述第一伪栅结构包括：第一伪栅介质层以及位于所述第一伪栅介质层上的第一伪栅层。
24.与现有技术相比，本发明的技术方案具有以下优点：
25.在本发明的技术方案的结构中，当在后续所述隔离层受到损伤时，由于所述第一区的侧壁相对于所述第二区的侧壁凹陷，所述隔离层也不易将所述第一区的侧壁暴露出来，进而有效的降低的漏电的问题。另外，由于所述第一区的侧壁相对于所述第二区的侧壁凹陷，使得所述第一区与所述第二区沿所述第一方向上的尺寸差值较小，在后续所述第一栅极结构开启时，有效提升载流子的迁移率，进而提升最终形成的半导体结构的性能。
26.在本发明的技术方案的形成方法中，去除部分所述初始第一区，形成第一区，所述第一区的侧壁相对于所述第二区的侧壁凹陷。当在后续所述隔离层受到损伤时，由于所述第一区的侧壁相对于所述第二区的侧壁凹陷，所述隔离层也不易将所述第一区的侧壁暴露出来，进而有效的降低的漏电的问题。另外，由于所述第一区的侧壁相对于所述第二区的侧壁凹陷，使得所述第一区与所述第二区沿所述第一方向上的尺寸差值较小，在后续所述第
一栅极结构开启时，有效提升载流子的迁移率，进而提升最终形成的半导体结构的性能。
附图说明
27.图1至图2是一种半导体结构的结构示意图；
28.图3至图11是本发明半导体结构形成方法实施例各步骤结构示意图。
具体实施方式
29.正如背景技术所述，现有技术所形成的隔离层容易导致半导体器件的电学性能下降。以下将结合附图进行具体说明。
30.请参考图1，提供衬底100，所述衬底100上具有若干相互分立的鳍部101，所述鳍部101沿第一方向x延伸，所述鳍部101沿所述第一方向x包括边缘区a1以及位于所述边缘区a1之间的中间区b1，所述鳍部101包括第一区i以及位于所述第一区i上的第二区ii；在所述衬底100上形成隔离层102，所述隔离层102覆盖所述鳍部101的部分侧壁，且所述隔离层102的顶部表面低于所述鳍部101的顶部表面；在所述衬底100上形成若干伪栅结构103，所述伪栅结构103横跨所述鳍部101的边缘区a1，且所述伪栅结构103覆盖所述鳍部101的部分侧壁和顶部表面；以所述伪栅结构103为掩膜刻蚀所述鳍部101，在所述鳍部101内形成源漏开口；在所述源漏开口内形成源漏掺杂层104。
31.请参考图2，在所述衬底100上形成介质层105，所述介质层105覆盖所述伪栅结构103；去除所述伪栅结构103，在所述介质层105内形成栅极开口；在所述栅极开口内形成栅极结构106。
32.在本实施例中，由于制作工艺的局限性，形成的所述鳍部101的侧壁呈倾斜状，即在沿所述鳍部101延伸的方向上，所述第一区i的长度尺寸d1大于所述第二区ii的长度尺寸d2。在刻蚀所述鳍部101形成所述源漏开口的过程中，刻蚀所述鳍部101的溶液也会对所述隔离层102造成一定的损伤。由于所述第一区i的长度尺寸d1较大，因此所述隔离层102的第一区i侧壁很容易被损伤之后的所述隔层暴露处理，进而容易造成漏电的问题。另外，在回刻蚀形成所述隔离层102的过程中、以及在去除所述伪栅结构103的过程中，刻蚀也会对所述第二区ii的侧壁造成一定的损伤，进而使得所述第二区ii的长度尺寸d2和第一区的长度尺寸d1差值进一步的增大，在后续所述栅极结构106开启时，会影响载流子的迁移率，进而使得最终形成的半导体结构的性能降低。
33.在此基础上，本发明提供一种半导体结构及其形成方法，去除部分所述初始第一区，形成第一区，所述第一区的侧壁相对于所述第二区的侧壁凹陷。当在后续所述隔离层受到损伤时，由于所述第一区的侧壁相对于所述第二区的侧壁凹陷，所述隔离层也不易将所述第一区的侧壁暴露出来，进而有效的降低的漏电的问题。另外，由于所述第一区的侧壁相对于所述第二区的侧壁凹陷，使得所述第一区与所述第二区沿所述第一方向上的尺寸差值较小，在后续所述第一栅极结构开启时，有效提升载流子的迁移率，进而提升最终形成的半导体结构的性能。
34.为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
35.图3至图11是本发明实施例的一种半导体结构的形成过程的结构示意图。
36.请参考图3，提供衬底200，所述衬底200上具有若干相互分立的鳍部201，所述鳍部201沿第一方向x延伸，所述鳍部201沿所述第一方向x包括边缘区a1以及位于所述边缘区a1之间的中间区b1，所述鳍部201包括初始第一区i’以及位于所述初始第一区i’上的第二区ii。
37.在本实施例中，所述衬底200和所述鳍部201的形成方法包括：提供初始衬底(未图示)；在所述初始衬底上形成图形化层(未图示)，所述图形化层暴露出部分所述初始衬底的顶部表面；以所述图形化层为掩膜刻蚀所述初始衬底，形成所述衬底200和所述鳍部201；在形成所述衬底200和所述鳍部201之后，去除所述图形化层。
38.在本实施例中，所述衬底200的材料为硅；在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
39.在本实施例中，所述鳍部201的材料为硅；在其他实施例中，所述鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
40.在提供所述衬底200之后，还包括：去除部分所述初始第一区i’，形成第一区，所述第一区的侧壁相对于所述第二区ii的侧壁凹陷。具体过程请参考图4至图5。
41.请参考图4，在所述第二区ii的侧壁和顶部表面形成保护层202。
42.在本实施例中，所述保护层202的形成方法包括：化学气相沉积工艺和物理气相沉积工艺。
43.在本实施例中，所述保护层202的材料采用有机材料，具体的如含碳的聚合物材料。
44.通过在所述第二区ii上形成所述保护层202，其目的在于：在后续刻蚀部分所述初始第一区i’时，避免对所述第二区ii的侧壁造成损伤。
45.请参考图5，在形成所述保护层202之后，采用刻蚀工艺去除部分初始第一区i’，形成所述第一区i。
46.在本实施例中，所述刻蚀工艺采用各向同性的湿法刻蚀工艺。
47.在本实施例中，在形成所述第一区i之后，去除所述保护层202。
48.请参考图6，在形成所述第一区i之后，在所述衬底200上形成隔离层203，所述隔离层203覆盖部分所述第一区i，且所述隔离层203的顶部表面低于所述鳍部201的顶部表面。
49.在本实施例中，所述隔离层203的形成方法包括：在所述衬底200上形成初始隔离层(未图示)，所述初始隔离层覆盖所述鳍部201；回刻蚀所述初始隔离层，形成所述隔离层203，所述隔离层203覆盖部分所述第一区i，且所述隔离层203的顶部表面低于所述鳍部201的顶部表面。
50.在本实施例中，所述隔离层203的材料采用氧化硅。
51.在本实施例中，所述初始隔离层形成工艺包括：流体化学气相沉积工艺。
52.在形成所述隔离层203之后，还包括：形成横跨所述边缘区a1的第一栅极结构，部分所述第一栅极结构位于所述鳍部201的部分侧壁和顶部表面，且部分所述第一栅极结构位于部分隔离层203表面；在所述鳍部201内形成源漏掺杂层，所述源漏掺杂层位于所述第一栅极结构一侧。具体形成过程请参考图7至图11。
53.请参考图7，在所述隔离层203上形成若干第一伪栅结构204，所述第一伪栅结构204横跨所述鳍部201的边缘区a1，且所述第一伪栅结构204覆盖所述鳍部201的部分侧壁和
顶部表面。
54.在本实施例中，所述第一伪栅结构204包括：第一伪栅介质层以及位于所述第一伪栅介质层上的第一伪栅层(未标示)。
55.在本实施例中，在形成所述第一伪栅结构204的过程中，还包括：在所述隔离层203上形成若干第二伪栅结构205，所述第二伪栅结构205横跨所述鳍部201的中间区b1，且所述第二伪栅结构205覆盖所述鳍部201的部分侧壁和顶部表面。
56.请继续参考图7，在形成所述第一伪栅结构204和所述第二伪栅结构205之后，在所述第一伪栅结构204的侧壁形成第一侧墙206；在所述第二伪栅结构205的侧壁形成第二侧墙207。
57.在本实施例中，所述第一侧墙206和所述第二侧墙207的形成方法包括：在所述第一伪栅结构204和所述第二伪栅结构205的侧壁和顶部表面、以及所述隔离层203的顶部表面形成侧墙材料层(未图示)；回刻蚀所述侧墙材料层，直至暴露出所述第一伪栅结构204、第二伪栅结构205以及隔离层203的顶部表面为止，形成所述第一侧墙206和所述第二侧墙207。
58.在本实施例中，所述侧墙材料层的材料采用氮化硅。
59.请参考图8，以所述第一伪栅结构204为掩膜刻蚀所述鳍部201，在所述鳍部201内形成源漏开口208。
60.在本实施例中，还包括：以所述第二伪栅结构205为掩膜刻蚀所述鳍部201，在所述鳍部201内形成所述源漏开口208。
61.由于在刻蚀所述鳍部201的过程中，会损伤所述隔离层203，使得所述隔离层203容易暴露出所述第一区i的侧壁，进而造成漏电的问题。
62.在本实施例中，通过去除部分所述初始第一区i’，形成第一区i，所述第一区i的侧壁相对于所述第二区ii的侧壁凹陷。当在所述隔离层203受到损伤时，由于所述第一区i的侧壁相对于所述第二区ii的侧壁凹陷，所述隔离层203也不易将所述第一区i的侧壁暴露出来，进而有效的降低的漏电的问题。
63.请参考图9，在所述源漏开口208内形成所述源漏掺杂层209。
64.在本实施例中，在所述源漏开口208内形成所述源漏掺杂层209的方法包括：采用外延生长工艺在所述源漏开口208内形成外延层(未图示)；在形成所述外延层的过程中采用原位掺杂工艺在所述外延层中掺入所述源漏离子，形成所述源漏掺杂层209。
65.请参考图10，在形成所述第一伪栅结构204之后，在所述衬底200上形成介质层210，所述介质层210覆盖所述第一伪栅结构204的侧壁。
66.在本实施例中，所述介质层210的形成方法包括：在所述衬底200上形成初始介质层(未图示)，所述初始介质层覆盖所述第一伪栅结构204；对所述初始介质层进行平坦化处理，直至暴露出所述第一伪栅结构204的顶部表面为止，形成所述介质层210。
67.在本实施例中，所述介质层210的材料采用氧化硅；在其他实施例中，所述介质层的材料还可以为低k介质材料(低k介质材料指相对介电常数低于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数低于2.5的介质材料)。
68.请参考图11，去除所述第一伪栅结构204，在所述介质层210内形成栅极开口；在所述栅极开口内形成所述第一栅极结构211。
69.在本实施例中，在形成所述第一栅极结构204的过程中，还包括：去除所述第二伪栅结构205，在所述介质层210内形成栅极开口；在所述栅极开口内形成所述第二栅极结构212。
70.由于在去除所述第一伪栅结构211的过程中，刻蚀所述第一伪栅结构211的第一伪栅介质层时会损伤到所述第二区ii的侧壁，进而使得在所述鳍部201延伸的方向上，所述第一区i和所述第二区ii之间存在尺寸差，进而影响载流子的迁移率，降低最终形成的半导体结构的性能。
71.在本实施例中，由于所述第一区i的侧壁相对于所述第二区ii的侧壁凹陷，使得所述第一区i与所述第二区ii沿所述第一方向x上的尺寸差值较小，在后续所述第一栅极结构204开启时，有效提升载流子的迁移率，进而提升最终形成的半导体结构的性能。
72.相应的，本发明实施例还提供了一种半导体结构，请继续参考图11，包括：衬底200，所述衬底200上具有若干相互分立的鳍部201，所述鳍部201沿第一方向x延伸，所述鳍部201沿所述第一方向x包括边缘区a1以及位于所述边缘区a1之间的中间区b1，所述鳍部201包括第一区i以及位于所述第一区i上的第二区ii，所述第一区i的侧壁相对于所述第二区ii的侧壁凹陷；位于所述衬底200上的隔离层203，所述隔离层203覆盖部分所述第一区i，且所述隔离层203的顶部表面低于所述鳍部201的顶部表面；横跨所述边缘区a1的第一栅极结构211，部分所述第一栅极结构211位于所述鳍部201的部分侧壁和顶部表面，且部分所述第一栅极结构211位于部分隔离层203表面；位于所述鳍部201内的源漏掺杂层209，所述源漏掺杂层209位于所述第一栅极结构211一侧。
73.在本实施例中，当在所述隔离层203受到损伤时，由于所述第一区i的侧壁相对于所述第二区ii的侧壁凹陷，所述隔离层203也不易将所述第一区i的侧壁暴露出来，进而有效的降低的漏电的问题。另外，由于所述第一区i的侧壁相对于所述第二区ii的侧壁凹陷，使得所述第一区i与所述第二区ii沿所述第一方向x上的尺寸差值较小，在后续所述第一栅极结构211开启时，有效提升载流子的迁移率，进而提升最终形成的半导体结构的性能。
74.在本实施例中，所述隔离层203的材料包括氧化硅。
75.在本实施例中，还包括：位于所述衬底200上的介质层210，所述介质层210覆盖所述第一栅极结构211的侧壁。
76.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。