半导体装置及其制作方法与流程

1.本发明涉及半导体装置的领域，特别是涉及一种高电子迁移率晶体管及其制作方法。


背景技术：

2.在半导体技术中，iii-v族的半导体化合物可用于形成各种集成电路装置，例如：高功率场效晶体管、高频晶体管或高电子迁移率晶体管(high electron mobility transistor,hemt)。hemt是属于具有二维电子气(two dimensional electron gas,2deg)层的一种场效晶体管，其2deg层会邻近于能隙不同的两种材料之间的接合面(亦即，异质接合面)。由于hemt并非使用掺杂区域作为晶体管的载流子通道，而是使用2-deg层作为晶体管的载流子通道，因此相较于现有的金属氧化物半导体场效晶体管(mosfet)，hemt具有多种吸引人的特性，例如：高电子迁移率及以高频率传输信号的能力。针对现有的hemt，仍需要进一步提升击穿电压(v
br
)，以符合目前业界的需求。


技术实现要素：

3.有鉴于此，有必要提出一种改良的高电子迁移率晶体管，以满足目前业界对于高电子迁移率晶体管的需求。
4.根据本发明的一实施例，揭露了一种半导体装置，包括基底、半导体通道层、半导体阻障层、栅极电极、第一电极、及介电层。半导体通道层被设置于基底之上，半导体阻障层被设置于半导体通道层之上。栅极电极被设置于半导体阻障层之上。第一电极被设置于栅极电极的一侧，其中第一电极包括主体部及垂直延伸部，主体部电连接于半导体阻障层，且垂直延伸部的底面低于半导体通道层的顶面。介电层被设置于垂直延伸部及半导体通道层之间。
5.根据本发明的一实施例，揭露了一种半导体装置的制作方法，包括以下步骤。提供基底，然后形成半导体通道层于基底之上。形成半导体阻障层于半导体通道层之上。施行蚀刻制作工艺，以暴露出部分的半导体通道层。形成介电层，以覆盖住半导体阻障层及被暴露出的半导体通道层。在形成介电层之后，形成第一电极，其中第一电极包括主体部及垂直延伸部，主体部电连接于半导体阻障层，且垂直延伸部的底面低于半导体通道层的顶面。
6.为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附的附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制者。
附图说明
7.图1是本发明一实施例所绘示的半导体装置的剖面示意图；
8.图2是本发明一变化型实施例所绘示的第一电极具有垂直延伸部的半导体装置的剖面示意图；
9.图3是本发明一变化型实施例所绘示的第二电极具有垂直延伸部的半导体装置的剖面示意图；
10.图4是本发明一变化型实施例所绘示的具有顺向性介电层的半导体装置的剖面示意图；
11.图5是本发明一实施例在半导体缓冲层中形成凹槽后的结构的剖面示意图；
12.图6是本发明一实施例在形成介电层后的结构的剖面示意图；
13.图7是本发明一实施例在蚀除部分介电层后的结构的剖面示意图；
14.图8是本发明一实施例在形成导电电极后的结构的剖面示意图；
15.图9是本发明一实施例在暴露出栅极盖层后的结构的剖面示意图；
16.图10是本发明实施例和比较例的半导体装置中的电场和位置之间的关系图；
17.图11是本发明实施例和比较例的半导体装置中的电场和位置之间的关系图；
18.图12是本发明实施例的半导体装置的i
ds-v
ds
及击穿电压(v
br
)的电性表现示意图。
19.主要元件符号说明
20.100-1 半导体装置
21.100-2 半导体装置
22.100-3 半导体装置
23.100-4 半导体装置
24.100-5 半导体结构
25.102 基底
26.104 缓冲层
27.104t 顶面
28.105s 垂直面
29.105t 水平面
30.106 半导体通道层
31.106s 侧面
32.106t 顶面
33.108 半导体阻障层
34.108s 侧面
35.110 栅极盖层
36.112 栅极电极
37.116 介电层
38.120 第一电极
39.122 主体部
40.122b 底面
41.124 水平延伸部
42.126 垂直延伸部
43.126b 底面
44.130 第二电极
45.132 主体部
46.136 垂直延伸部
47.136b 底面
48.140 图案化掩模
49.142 凹槽
50.144 介电层
51.144a 介电层
52.144b 介电层
53.150 图案化掩模
54.152 凹槽
55.160 图案化掩模
56.162 开口图案
57.170 图案化掩模
58.172 开口图案
59.c1 曲线
60.c2 曲线
61.c3 曲线
62.lh 水平长度
63.lv 垂直长度
64.lv' 垂直长度
65.t1 厚度
66.t2 厚度
67.t3 厚度
68.t4 厚度
具体实施方式
69.通过参考下文中的详细说明并同时结合附图，本技术领域的技术人员可理解本发明的内容。需注意的是，考虑到附图的简洁性，并为了使本技术领域的技术人员能容易了解，附图中的特定元件并非依照实际比例绘制。此外，附图中各元件的数量及尺寸仅作为示意，并非用来限制本发明的范围。
70.本发明说明书与后附的权利要求中会使用某些词汇来指称特定元件。本领域的技术人员应理解，半导体元件制造商可能会以不同的名称来指称相同的元件。本文并不意在区分那些功能相同但名称不同的元件。在权利要求书与下文说明书中，「包含」、「包括」及「具有」等词为开放式用语，因此其应被解释为「含有但不限定为
…
」的意思。
71.说明书与权利要求中所使用的序数例如「第一」、「第二」等的用词，以修饰请求项的元件，其本身并不代表该元件有任何之前的序数，也不代表某一元件与另一元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。
72.在说明书及与权利要求中当中所提及的「耦接」、「耦合」、「电连接」一词，除非另有说明，包含任何直接及间接的电气连接手段。举例而言，若文中描述一第一元件耦接于一第
二元件，则代表该第一元件可直接电气连接于该第二元件，或通过其他元件或连接手段间接地电气连接至该第二元件。
73.另外，针对本发明中所提及的空间相关的叙述词汇，例如：「在...之下」，「低」，「下」，「上方」，「之上」，「下」，「顶」，「底」和类似词汇时，为便于叙述，其用法均在于描述附图中一个元件或特征与另一个(或多个)元件或特征的相对关系。除了附图中所显示的摆向外，这些空间相关词汇也用来描述半导体装置在使用中以及操作时的可能摆向。随着半导体装置的摆向的不同(旋转90度或其它方位)，用以描述其摆向的空间相关叙述也应通过类似的方式予以解释。
74.尽管本发明的所描述的数值范围与参数为约略值，在具体实施例中所描述的数值尽可能的精准描述。然而，由于测量过程必然会产生些许测量偏差，因此通过这些测量过程所获得的数值本质上必然会包括些许误差。此外，在下文中，术语「约」通常是指在给定数值或范围的10％、5％、1％或0.5％内。或者，术语「约」是指在所属技术领域中具有通常技术者可接受的平均的标准偏差内。本文所揭露的所有的数值范围、数量、值、与百分比，其可用于描述例如材料的重量、期间、温度、操作条件、数量比例及其类似的描述，且应被理解为受到术语「约」的修饰。据此，除非有相反的指示，本发明及权利要求所阐述的数值参数是约略数，其可视需要而变化，或至少应根据所揭露的有意义的位数数字并且使用通常的进位方式，以解读各个数值参数。下文中，范围可表示为从一端点至另一端点，或是在两个端点之间。除非特别声明，否则本发明中的所有范围都包含端点。
75.在不脱离本发明的精神下，下文所描述的不同实施例中的技术特征彼此间可以被置换、重组、混合，以构成其他的实施例。
76.本发明是关于一种半导体装置，其包括高电子迁移率晶体管(hemt)。hemt可以作为电压转换器应用的功率切换晶体管。相较于硅功率晶体管，由于iii-v hemt具有较宽的能带间隙，因此具有低导通电阻(on-state resistance)与低切换损失的特征。在本发明中，「iii-v族半导体(group iii-v semiconductor)」是指包含至少一iii族元素与至少一v族元素的化合物半导体，其中，iii族元素可以是硼(b)、铝(al)、镓(ga)或铟(in)，而v族元素可以是氮(n)、磷(p)、砷(as)或锑(sb)。进一步而言，「iii-v族半导体」可以包括：氮化镓(gan)、磷化铟(inp)、砷化铝(alas)、砷化镓(gaas)、氮化铝镓(algan)、氮化铟铝镓(inalgan)、氮化铟镓(ingan)、其类似物或上述化合物的组合，但不限于此。此外，「iii族-氮化物半导体」是指包含氮与至少一iii族元素的化合物半导体，例如：gan、氮化铝(aln)、氮化铟(inn)、algan、ingan、inalgan、其类似物或上述化合物的组合，但不限于此。
77.图1是根据本发明一实施例所绘示的半导体装置的剖面示意图。参考图1，半导体装置100-1会至少包括基底102、半导体通道层106、半导体阻障层108、栅极电极112、及介电层116。其中，半导体通道层106会被设置于基底102之上，半导体阻障层108会被设置于半导体通道层106之上，栅极电极112会被设置于半导体阻障层108之上。第一电极120会被设置于栅极电极112的一侧，其中第一电极120可包括主体部122、垂直延伸部126、及选择性的水平延伸部124。主体部122可以电连接至垂直延伸部126及水平延伸部124，且主体部122可电连接于半导体阻障层106。垂直延伸部126的底面126b低于半导体通道层106的顶面106t。此外，介电层116可以被设置于垂直延伸部126及半导体通道层106之间。进一步而言，根据本发明一实施例，半导体装置100-1可以另外包括缓冲层104、栅极盖层110及第二电极130。半
导体缓冲层104可以被设置于基底102和半导体通道层106之间，其可用于降低基底102和半导体通道层106之间的漏电流、或降低基底102和半导体通道层106之间应力累积或晶格不匹配的程度。栅极盖层110可以被设置于半导体阻障层108和栅极电极112之间。第一电极120及第二电极130可以被分别设置于栅极电极112的两侧。根据本发明一实施例，二维电子气(2-dimensional electron gas,2-deg)可以被产生于半导体通道层106和半导体阻障层108的接面。通过设置栅极盖层110，其下方对应的半导体通道层106中则不会产生二维电子气，使得部分二维电子气被截断。
78.根据本发明一实施例，上述基底102可以是块硅基底、碳化硅(sic)基底、蓝宝石(sapphire)基底、绝缘层上覆硅(silicon on insulator，soi)基底或绝缘层上覆锗(germanium on insulator，goi)基底，但不限定于此，且可以通过任何合适的方式形成基底102上的各堆叠层，例如可通过分子束外延(molecular-beam epitaxy,mbe)、金属有机化学气相沉积(metal organic chemical vapor deposition,mocvd)、氢化物气相外延(hydride vapor phase epitaxy,hvpe)、原子层沉积(atomic layer deposition,ald)或其他合适的方式，以形成设置于基底102上的半导体缓冲层104、半导体通道层106、半导体阻障层108、及栅极盖层110。
79.其中，半导体缓冲层104可能包括多个子半导体，且其整体的电阻值会高于基底102上其他层的电阻值。具体而言，半导体缓冲层104中的部分元素的比例，例如金属元素，会由基底102往半导体通道层106的方向逐渐改变。举例而言，对于基底102和半导体通道层106分别为硅基底和gan层的情形，半导体缓冲层104可以是组成比例渐变的氮化铝镓(al
x
ga
(1-x)
n)，且顺着基底102往半导体通道层106的方向，所述x值会以连续或阶梯变化方式自0.9降低至0.15；或者缓冲层104也可为多层超晶格(superlattice)结构。
80.半导体通道层106可包含一层或多层iii-v族半导体层，iii-v族半导体层的成份可以是gan、algan、ingan或inalgan，但不限定于此。此外，半导体通道层106也可以是被掺杂的一层或多层iii-v族半导体层，例如是p型的iii-v族半导体层。对于p型的iii-v族半导体层而言，其掺质可以是c、fe、mg或zn，或不限定于此。半导体通道层106的厚度t1可以介于50nm～350nm，例如是200nm，但不限定于此。
81.半导体阻障层108可包含一层或多层iii-v族半导体层，且其组成会不同于半导体通道层106的iii-v族半导体。举例来说，半导体阻障层108可包含aln、alyga
(1-y)
n(0＜y＜1)或其组合。根据一实施例，半导体通道层106可以是未经掺杂的gan层，而半导体阻障层108可以是本质上为n型的algan层。半导体阻障层108的厚度t2可以薄于半导体通道层106的厚度t1，而介于5nm～50nm之间，例如是12nm，但不限定于此。由于半导体通道层106和半导体阻障层108间具有不连续的能隙，通过将半导体通道层106和半导体阻障层108互相堆叠设置，电子会因压电效应(piezoelectric effect)而被聚集于半导体通道层106和半导体阻障层108之间的异质接面，因而产生高电子迁移率的薄层，亦即二维电子气。
82.介电层116，或称为钝化层，可以沿着半导体阻障层108的表面而设置，并且被设置于第一电极120的垂直延伸部126和半导体通道层106之间，或是进一步被设置于第一电极120的水平延伸部124和半导体阻障层108之间。对于位于不同区域的介电层116而言，其厚度可能相同或不同。举例而言，位于垂直延伸部126和半导体通道层106之间的介电层116可以具有厚度t3，而位于水平延伸部124和半导体阻障层108之间的介电层116可以具有厚度
t4。厚度t3和厚度t4可以略薄于半导体阻障层108的厚度t1，且厚度t3和厚度t4可以相同或是相异。根据本发明一实施例，介电层116可直接接触半导体通道层106及第一电极122的垂直延伸部126。介电层116可覆盖垂直延伸部126的侧面和底面126b，且介电层116的厚度t3可小于垂直延伸部126的垂直长度lv。介电层116的组成可以包括介电材料，例如是介电常数大于4的高介电常数材料。高介电常数材料可以选自氧化铪(hafnium oxide，hfo2)、硅酸铪氧化合物(hafnium silicon oxide，hfsio4)、硅酸铪氮氧化合物(hafnium silicon oxynitride，hfsion)、氧化铝(aluminum oxide，al2o3)、氧化镧(lanthanum oxide，la2o3)、氧化钽(tantalum oxide，ta2o5)、氧化钇(yttrium oxide，y2o3)、氧化锆(zirconium oxide，zro2)、钛酸锶(strontium titanate oxide，srtio3)、硅酸锆氧化合物(zirconium silicon oxide，zrsio4)、锆酸铪(hafnium zirconium oxide，hfzro4)、锶铋钽氧化物(strontium bismuth tantalate,srbi2ta2o9(sbt))、锆钛酸铅(lead zirconate titanate,pbzr
x
ti
1-x
o3(pzt))、钛酸钡锶(barium strontium titanate,ba
x
sr
1-x
tio3(bst))、或其组合所组成的群组。
83.栅极盖层110可以是被掺杂的一层或多层iii-v族半导体层，且栅极盖层110的组成可不同于下方的半导体阻障层108，例如是p型的iii-v族半导体层。对于p型的iii-v族半导体层而言，其掺质可以是c、fe、mg或zn，但不限定于此。根据一实施例，栅极盖层110可以是p型的gan层。
84.根据本发明一实施例，第一电极120的主体部122可以直接接触并电连接至半导体阻障层106。其中，主体部122的底面122b可以切齐或深于半导体通道层106的顶面106t。第一电极120的垂直延伸部126可以自主体部122的底面122b延伸出，并往下延伸，使得垂直延伸部126的底面126b可低于半导体缓冲层104的顶面104t。垂直延伸部126的垂直长度lv可为0.5μm至3μm，但不限定于此。此外，由于垂直延伸部126和半导体通道层106及半导体缓冲层104之间会设置介电层116，因此可以避免电流从垂直延伸部126流入半导体通道层106或半导体缓冲层104。第一电极120的水平延伸部124可以自主体部122的一侧延伸出，并往栅极电极112的方向延伸。水平延伸部124的水平长度lh可为0.5μm至3μm，但不限定于此。此外，由于水平延伸部124和半导体阻障层108之间会设置介电层116，因此可以避免电流从水平延伸部124流入半导体阻障层108。其中，上述第一电极120、第二电极130、及栅极电极112可以是单层或多层结构，且其组成可以包括al、cu、w、au、pt、ti、多晶硅等低阻值的半导体、金属或合金，但不限定于此。此外，第一电极120及第二电极130可以和其下方的半导体通道层106构成欧姆接触。
85.根据一实施例，当操作半导体装置100-1时，第一电极120可以是例如是漏极电极，而电连接至较高电压的外部电压(例如10v～200v)，而第二电极130可以是例如是源极电极，电连接至较低电压的外部电压(例如0v)，但不限定于此。根据本发明一实施例，第一电极120可例如是源极电极，而第二电极130可例如是漏极电极。通过对第一电极120及第二电极130施予适当的偏压，可以让电流流入或流出半导体装置100-1。此外，通过对栅极电极112施予适当的偏压，可以控制栅极电极112下方的通道区域的导通程度，而让电流得以在第一电极120及第二电极130之间流通。
86.此外，半导体装置100-1可以另包括层间介电层，以覆盖住第一电极120、第二电极130、及栅极电极112。根据本发明的一实施例，层间介电层中可以设置有多个接触洞，以用
于分别容纳多个接触插塞。接触插塞可以分别电连接至第一电极120、第二电极130、及栅极电极112。
87.除了上述实施例外，本发明也包括半导体装置的其他变化型实施例。为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
88.图2是根据本发明一变化型实施例所绘示的具有垂直延伸部的半导体装置的剖面示意图。如图2所示，半导体装置100-2的结构类似图1实施例所示的半导体装置100-1的结构，主要差异在于，第一电极120未包括水平延伸部。
89.图3是根据本发明一变化型实施例所绘示的具有垂直延伸部的半导体装置的剖面示意图。如图3所示，半导体装置100-3的结构类似图1实施例所示的半导体装置100-1的结构，主要差异在于，第二电极130包括主体部132和垂直延伸部136。主体部132可以电连接于半导体阻障层106。垂直延伸部136可以自主体部132的底面延伸出，并往下延伸，使得垂直延伸部136的底面136b可低于半导体缓冲层104的顶面104t。垂直延伸部126的垂直长度lv'可为0.5μm至3μm，但不限定于此。此外，由于垂直延伸部136和半导体通道层106及半导体缓冲层104之间会设置介电层116，因此可以避免电流从垂直延伸部126流入半导体通道层106或半导体缓冲层104。根据图3所示的实施例，第一电极120和第二电极130的其中一者可例如是源极电极，而第一电极120和第二电极130的其中另一者可例如是漏极电极，因此无论是源极电极或漏极电极，均可具有垂直延伸部126、136。
90.图4是根据本发明一变化型实施例所绘示的具有顺向性介电层的半导体装置的剖面示意图。如图4所示，半导体装置100-4的结构类似图1实施例所示的半导体装置100-1的结构，主要差异在于，第一电极120的主体部132、水平延伸部124、及垂直延伸部126可顺向性的覆盖住介电层116及半导体阻障层106。
91.为了使本技术领域中的通常知识者可据以实现本发明中所述的发明，以下进一步具体描述本发明的半导体装置的制作方法。
92.图5是本发明一实施例在半导体缓冲层中形成凹槽后的结构的剖面示意图。参照图5，可以依序在基底102上形成半导体缓冲层104、半导体通道层106、半导体阻障层108、及栅极盖层110，而得到半导体结构100-5。之后，可以形成图案化掩模140，并蚀刻暴露出于图案化掩模140的半导体阻障层108、半导体通道层106、及半导体缓冲层104，以形成凹槽142。其中，凹槽142可以暴露出半导体阻障层108的侧面108s、半导体通道层106的侧面106s、及半导体缓冲层104的垂直面105s和水平面105t。后续可以进一步移除图案化掩模140。
93.图6是本发明一实施例在形成介电层后的结构的剖面示意图。参照图6，可以顺向性的沉积介电层144，以覆盖住栅极盖层110、半导体阻障层108的侧面108s、半导体通道层106的侧面106s、及半导体缓冲层104的垂直面105s和水平面105t。其中，在后续制作工艺中，介电层144可以被进一步蚀刻，而形成上述实施例所述的介电层116。
94.图7是本发明一实施例在蚀除部分介电层后的结构的剖面示意图。参照图7，可以形成图案化掩模150，并蚀刻暴露出于图案化掩模150的介电层144及半导体阻障层108，以形成互相分离的介电层144a、144b，并于栅极盖层110的两侧形成凹槽152。其中，凹槽152的底部可以切齐或低于半导体通道层106的顶面。
95.图8是本发明一实施例在形成导电电极后的结构的剖面示意图。在完成图7所示的
制作工艺步骤之后，之后可再经由合适的沉积和蚀刻制作工艺，以形成填满凹槽152的导电层。之后，可以形成具有开口图案162的图案化掩模160，并蚀刻暴露出于开口图案162的导电层，以形成互相分离的导电层，例如形成第一电极120和第二电极130。其中，第一电极120包括主体部122、水平延伸部124、及垂直延伸部126。
96.图9是本发明一实施例在暴露出栅极盖层后的结构的剖面示意图。参照图9，可以形成具有开口图案172的图案化掩模170，并蚀刻暴露出于开口图案172的介电层144a，以暴露出栅极盖层110。后续可再经由合适的沉积和蚀刻制作工艺，以于栅极盖层110上方形成栅极电极112，而得到如图1所示的半导体装置。
97.下文是进一步说明本发明实施例的半导体装置的电性表现。根据上述实施例所揭露的半导体装置100-1、100-2、100-3、100-4，第一电极120的水平延伸部124或垂直延伸部126可被视为是场板(field plate)，而用于控制或调整半导体阻障层108和半导体通道层106中的电场分布。通过设置垂直延伸部126，可以增进半导体装置100-1、100-2、100-3、100-4的击穿电压(v
br
)，因而提升了半导体装置100-1、100-2、100-3、100-4的电性表现。
98.图10是本发明实施例和比较例的半导体装置中的电场和位置之间的关系图。根据本发明一实施例，可以调整图1所示的半导体装置100-1中的垂直延伸部126的垂直长度lv，并测量不同深度的冲击游离率(impact ionization rate)。其中，图10中纵轴的「位置」是指垂直位置，位置为0之处是大致对应至半导体装置的第一电极的顶面，且当数值愈大，代表位置越靠近基底。如图10所示，可以将水平延伸电极的水平长度固定为1.5μm，并将第一电极120的垂直延伸部的垂直长度lv分别设定为1μm、1.5μm、2μm，并进行测量，其相应的曲线是对应曲线c1、曲线c2、及曲线c3。如图10所示，当垂直延伸部的垂直长度愈长时，其电场的波峰位置会愈深。然而，当垂直延伸部的底面位于半导体缓冲层内且邻近半导体通道层时，其电场的峰值强度可以最小(对应曲线c2)。因此，通过设置垂直延伸部，确实可以改变电场分布，并降低电场峰值，使得半导体装置更不易产生冲击离子化。
99.图11是本发明实施例和比较例的半导体装置中的电场和位置之间的关系图。根据本发明一实施例，可以调整图1所示的半导体装置100-1中的水平延伸部124的水平长度lh，并测量不同位置的冲击游离率。其中，图11中横轴的「位置」是指水平位置，位置为0之处是大致对应至半导体装置的第二电极的一侧，且当数值愈大，代表位置越靠近第一电极。如图11所示，可以将垂直延伸电极的垂直长度固定为1.5μm，并将第一电极的水平延伸部的水平长度lh分别设定为1μm、1.5μm、2μm，并进行测量。如图11所示，当水平延伸部的水平长度愈长时，其波峰位置会靠近栅极电极，且电场的峰值强度可以降低。然而，当水平延伸部的长度为1.5μm时，其电场分布可呈现双峰，且各峰值强度(≤1e11)小于其他实施例的峰值强度。因此，通过设置水平延伸部，确实可以改变电场分布，并降低电场峰值，使得半导体装置更不易产生冲击离子化。
100.图12是本发明实施例的半导体装置的i
ds-v
ds
及击穿电压(v
br
)的电性表现。其中，比较例1对应至现有半导体装置，其第一电极不包括水平延伸部及垂直延伸部；实施例1对应至图1的半导体装置100-1，但是不包括垂直延伸部；实施例2对应至图1的半导体装置100-1，但是不包括水平延伸部；实施例2对应至图1的半导体装置100-1，包括垂直延伸部及水平延伸部。参照图12，当v
ds
小于100v时，相对于实施例1～实施例3，比较例1可以展现出较大的i
ds
。然而，当v
ds
大于100v时，比较例1易于发生击穿现象。相较之下，实施例1～实施例3
的击穿电压分别为221v、259v、及388v，高于比较例1的击穿电压127v。
101.以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。