一种碳化硅MOSFET器件及其制备方法与流程

一种碳化硅mosfet器件及其制备方法
技术领域
1.本发明属于半导体器件制造领域，具体是涉及到一种碳化硅mosfet器件及其制备方法。


背景技术：

2.碳化硅(sic)作为第三代宽禁带半导体材料，具有高电子饱和速度、耐高压、抗辐照、耐高温等优良特点。作为唯一一种能够直接热氧化形成sio2栅绝缘层的宽带隙半导体材料，sic基mosfet器件已在开关稳压电源、高频加热、电动汽车以及功率放大器等诸多领域取得了广泛的应用。
3.传统的sic mosfet结构如图1所示，p阱通常采用离子注入的方式实现，并通过高温激活退火激活注入离子。由于高温退火并不能完全修复注入造成的晶格损伤，使得p阱反型沟道载流子的迁移率受到电离杂质散射、晶格散射等影响，沟道载流子迁移率提升受到抑制，沟道电阻随之增大。同时，jfet区电阻的引入，进一步削弱了器件导通时的电流能力，导致器件导通时通态损耗增大。
4.为了减少导通损耗，一方面可以提高反型沟道的载流子迁移率，另一方面可降低jfet区及漂移区电阻。中国专利cn201110171696.0公开了一种外延沟道的sic iemosfet器件及制作方法，在工作状态下的导电沟道远离sio2和sic界面，减少表面散射对电子迁移率的影响，以解决现有sic iemosfet器件沟道电子迁移率低，导体电阻大的问题。中国专利cn200710181219.6公开了一种具有mos结构的碳化硅半导体器件的制造方法，均通过在sic mosfet栅极sio2介质下面形成一层n型sic介质薄膜，提高反型沟道载流子迁移率。但这两个专利提供的方法增大了器件反向时的沟道漏电，且器件关断时n型薄膜反型延长了器件的关断时间。


技术实现要素：

5.本发明要解决的技术问题是提供一种能够避免注入引起沟道电子迁移率降低，提升器件电流输出能力的碳化硅mosfet器件及其制备方法。
6.为了达到上述目的，本发明的技术方案如下，一种碳化硅mosfet器件的制备方法，包括以下步骤：
7.步骤1，在n 碳化硅衬底上外延生长n-外延层；
8.步骤2，在n-外延层上外延生长p阱外延层；
9.步骤3，在p阱外延层上外延生长p 外延层；
10.步骤4，在p 外延层上外延生长p-外延层；
11.步骤5，对p-外延层的jfet区进行氮离子注入，形成jfet区n 注入层；
12.步骤6，对p-外延层的jfet区进行铝离子注入，p型杂质补偿，形成jfet区n-注入层；
13.步骤7，对p-外延层的源极区域进行氮离子注入，形成源极n 接触层；
14.步骤8，对p-外延层的源极区域进行铝离子注入，形成源极p 接触层；
15.步骤9，在高温激活炉中退火；
16.步骤10，在高温氧化炉中干氧热氧化生长栅氧化层；
17.步骤11，在二氧化硅栅介质上淀积多晶硅，形成栅电极；
18.步骤12，在源区n 接触、p 接触和n 碳化硅衬底背面淀积欧姆接触金属，并在氩氛围中退火形成欧姆接触，形成源电极和漏电极。
19.优选的，所述步骤1中，n-外延层的掺杂浓度为1e15cm-3
～9e15cm-3
，厚度为8-50μm。
20.优选的，所述步骤2中，p阱外延层的浓度为4e16cm-3
～8e16cm-3
，厚度为0.5-0.7μm。
21.优选的，所述步骤3中，p 外延层的掺杂浓度为3e18cm-3
～7e18cm-3
，厚度为0.3-0.4μm。
22.优选的，所述步骤4中，p-外延层的掺杂浓度为1e17cm-3
～5e17cm-3
，厚度为0.1-0.2μm。
23.优选的，所述步骤5中，jfet区n 注入层的深度为0.9-1.3μm。
24.优选的，所述步骤6中，jfet区n-注入层的深度为0.1-0.2μm。
25.优选的，所述步骤7中，源极n 接触层的掺杂浓度为1e19cm-3
～1e20cm-3
，厚度为0.1-0.2μm。
26.优选的，所述步骤8中，源极p 接触层的掺杂浓度为1e19cm-3
～1e20cm-3
，厚度为0.1-0.2μm。
27.一种碳化硅mosfet器件，包括n 碳化硅衬底、n-外延层、p阱外延层、p 外延层、p-外延层、jfet区n 注入层、jfet区n-注入层、源极n 接触、源极p 接触、栅极氧化层、栅极、源极和漏极，所述漏极设于n 碳化硅衬底的背面，所述n-外延层设于n 碳化硅衬底的正面，所述p阱外延层形成于n-外延层上，所述p 外延层形成于p阱外延层上，所述p-外延层形成于p 外延层上，所述jfet区n 注入层和jfet区n-注入层由p-外延层的中心位置注入，所述jfet区n-注入层设于jfet区n 注入层上方，所述jfet区n-注入层与p-外延层连接，所述jfet区n 注入层与n-外延层连接，所述栅极氧化层设于全部区域的jfet区n-注入层、全部区域的p-外延层和部分区域的源极n 接触上，所述栅极设于栅极氧化层上，所述源极设于全部区域的源极p 接触和部分区域的源极n 接触上。
28.本发明的有益效果是，
29.1.采用外延生长p型介质层作为器件的导通沟道，避免了传统器件离子注入形成沟道所造成的损伤、表面粗糙度变大、散射几率增加等因素，具有高的沟道载流子迁移率，提升了沟道电流能力；外延p-层作为导电沟道层，可通过控制外延生长时的掺杂浓度，满足不同的器件阈值需求；jfet区n型注入梯度分布式掺杂，在确保栅极可靠性的同时，减小了器件的jfet区电阻，利于电流密度的提升。
30.2.相比于传统碳化硅mosfet，采用p-外延层作为器件的反型沟道层，提升了沟道载流子迁移率。
31.3.外延p-沟道层，可精确的控制外延掺杂浓度，实现不同阈值需求，较注入形式具有更高的精确度。
32.4.器件jfet区采用注入方式形成n-/n 注入层，n-注入层可维持栅极下方原有的电场强度分布，n jfet区的引入，减小了器件jfet区的导通电阻。
33.5.多层p型外延层生长方式，可准确的控制调节碳化硅mosfet寄生体二级管的导通特性。
附图说明
34.图1为现有技术中的碳化硅mosfet器件结构示意图；
35.图2为本发明其中一实施例提供的碳化硅mosfet器件制备方法的流程图；
36.图3a-图3k为图2所示的碳化硅mosfet器件制备方法的步骤结构图；
37.图4为本发明其中一实施例提供的碳化硅mosfet器件的结构示意图。
38.在图中，1、n 碳化硅衬底；2、n-外延层；3、p阱外延层；4、p 外延层；5、p-外延层；6、jfet区n 注入层；7、jfet区n-注入层；8、源极n 接触；9、源极p 接触；10、栅极氧化层；11、栅极；12、源极；13、漏极。
具体实施方式
39.下面结合附图和具体实施例，对本发明的技术方案作进一步具体的说明：
40.请一并参阅图2-图3k，本实施例提供的碳化硅mosfet器件的制备方法，包括以下步骤：
[0041][0042]
步骤1，在n 碳化硅衬底上外延生长掺杂浓度为1e15cm-3
～9e15cm-3
，厚度为8-50μm的n-外延层；如图3a所示；
[0043]
步骤2，在n-外延层上外延生长掺杂浓度为4e16cm-3
～8e16cm-3
，厚度为0.5-0.7μm的p阱外延层；如图3b所示；
[0044]
步骤3，在p阱外延层上外延生长掺杂浓度为3e18cm-3
～7e18cm-3
，厚度为0.3-0.4μm的p 外延层；如图3c所示；
[0045]
步骤4，在p 外延层上外延生长掺杂浓度为1e17cm-3
～5e17cm-3
，厚度为0.1-0.2μm的p-外延层；如图3d所示；
[0046]
步骤5，对p-外延层的jfet区进行氮离子注入，形成深度为0.9-1.3μm的jfet区n 注入层；如图3e所示；
[0047]
步骤6，对p-外延层的jfet区进行铝离子注入，p型杂质补偿，形成深度为0.1-0.2μm的jfet区n-注入层；如图3f所示；
[0048]
步骤7，对p-外延层的源极区域进行氮离子注入，形成掺杂浓度为1e19cm-3
～1e20cm-3
，厚度为0.1-0.2μm的源极n 接触层；如图3g所示；
[0049]
步骤8，对p-外延层的源极区域进行铝离子注入，形成掺杂浓度为1e19cm-3
～1e20cm-3
，厚度为0.1-0.2μm的源极p 接触层；如图3h所示；
[0050]
步骤9，在高温激活炉中1500℃～1850℃温度下退火；
[0051]
步骤10，在高温氧化炉中1200℃～1450℃温度下干氧热氧化生长20nm～60nm sio2栅氧化层；如图3i所示；
[0052]
步骤11，在sio2栅介质上采用低压化学气相淀积法淀积0.4～0.6μm、掺杂浓度为
1e19cm-3
～6e19cm-3
的多晶硅，形成栅电极；如图3j所示；
[0053]
步骤12，在源区n 接触、p 接触和n 碳化硅衬底背面淀积30～100nm ti和100～300nm al合金，作为欧姆接触金属，并在800℃～1000℃氩气氛围中退火2～10min形成欧姆接触，形成源电极和漏电极；如图3k所示。
[0054]
本实施例提出的方法是采用n型碳化硅外延层上外延生长p型介质层作为器件的导通沟道，减小散射、损伤、缺陷等对沟道载流子的影响，有效的提高碳化硅mosfet器件反型沟道载流子迁移率。在此基础上，对jfet区进行n型注入，进一步降低器件的导通电阻，提升电流输出能力。
[0055]
相比于传统碳化硅mosfet，采用p-外延层作为器件的反型沟道层，提升了沟道载流子迁移率；外延p-沟道层可精确的控制外延掺杂浓度，实现不同阈值需求，较注入形式具有更高的精确度；器件jfet区采用注入方式形成n-/n 注入层，n-注入层可维持栅极下方原有的电场强度分布，n jfet区的引入，减小了器件jfet区的导通电阻；多层p型外延层生长方式，可准确的控制调节碳化硅mosfet寄生体二级管的导通特性。
[0056]
请参阅图4，一种碳化硅mosfet器件，包括n 碳化硅衬底1、n-外延层2、p阱外延层3、p 外延层4、p-外延层5、jfet区n 注入层6、jfet区n-注入层7、源极n 接触8、源极p 接触9、栅极氧化层10、栅极11、源极12和漏极13，所述漏极13设于n 碳化硅衬底1的背面，所述n-外延层2设于n 碳化硅衬底1的正面，所述p阱外延层3形成于n-外延层2上，所述p 外延层4形成于p阱外延层3上，所述p-外延层5形成于p 外延层4上，所述jfet区n 注入层6和jfet区n-注入层7由p-外延层5的中心位置注入，所述jfet区n-注入层7设于jfet区n 注入层6上方，所述jfet区n-注入层7与p-外延层5连接，所述jfet区n 注入层6与n-外延层2连接，所述栅极氧化层10设于全部区域的jfet区n-注入层7、全部区域的p-外延层5和部分区域的源极n 接触8上，所述栅极11设于栅极氧化层10上，所述源极12设于全部区域的源极p 接触9和部分区域的源极n 接触8上。
[0057]
通常sic mosfet制造工艺中，p阱需要进行多步的离子注入和高温激活退火工艺，这两种工艺会增大沟道表面的粗糙度，同时引入了晶格散射、电离散射、缺陷陷阱等副作用，导致器件沟道电子迁移率降低，器件导通电阻增大。本实施例提出采用p型外延生长层作为器件反型沟道层，减小了注入引起沟道电子迁移率降低负面影响。同时，jfet区进行n型注入，进一步降低器件的导通电阻，提升电流输出能力。
[0058]
采用外延生长p型介质层作为器件的导通沟道，避免了传统器件离子注入形成沟道所造成的损伤、表面粗糙度变大、散射几率增加等因素，具有高的沟道载流子迁移率，提升了沟道电流能力；外延p-层作为导电沟道层，可通过控制外延生长时的掺杂浓度，满足不同的器件阈值需求；jfet区n型注入梯度分布式掺杂，在确保栅极可靠性的同时，减小了器件的jfet区电阻，利于电流密度的提升。
[0059]
以上实施例仅用于说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。